XC2C256, XA2C256

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GND	-		P100 P21 P25 P31 P62 P69 P75 P84	A9 B14 B3 E14 H14 J14 K2 N1 N12 N9 P4	P108 P123 P144 P29 P36 P47 P62 P72 P89 P90 P99	P104 P129 P13 P130 P141 P156 P177 P190 P207 P24 P42 P52 P68 P81 P93	F11 F6 G10 G7 G8 G9 H10 H7 H8 H9 J10 J7 J8 J9 K10 K7 K8 K9 L11 L6	P11 P110 P135 P136 P149 P164 P181 P189 P202 P219 P25 P39 P46 P56 P72 P85 P98
VCCINT	-		P26 P57	A2 K12 P1	P1 P37 P84	P1 P124 P53	D12 D5 K13 P3	P130 P221 P57
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VCCIO1	1		P88 P98	A14 A7 C4	P109 P127 P141	P133 P157 P172 P181 P204 P26	F10 F7 F8 F9 G6 H11 H6	P140 P165 P180 P193 P216
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23	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
24	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
25	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
26	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
27	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
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MC_1_15	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1
MC_2_14	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1
MC_3_6	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1
MC_4_3	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1
MC_4_8	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1
MC_5_5	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1
MC_6_3	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1
MC_6_6	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1
MC_7_5	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	0	1	1	1	1	1	1	1	1	1	1	1	1
MC_7_14	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	0	1	1	1	1	1	1	1	1	1	1	1	1
MC_8_8	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	0	1	1	1	1	1	1	1	1	1	1	1
MC_9_8	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	0	1	1	1	1	1	1	1	1	1	1
MC_10_7	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	1	0	1	1	1	1	1	1	1	1	1
MC_10_15	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	1	1	0	1	1	1	1	1	1	1	1
MC_11_12	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	1	0	1	1	1	1
MC_12_1	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	0	1	1	1	1
MC_12_14	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	0	1	1	1	1
MC_13_12	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	0	1	1	1
MC_13_15	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	0	1	1
MC_14_14	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	1	0	1
MC_15_7	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	1	1	0
VCC	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1

MC bits

xc2c256 mc bittile 0
Frame	Bit
Frame	0	1	2	3	4	5	6	7	8	9
0	IBUF_MODE[0]	IBUF_MODE[1]	MC_ZIA_MUX[0]	MC_ZIA_MUX[1]	DGE_ENABLE	CLK_INV	CLK_DDR	CLK_MUX[1]	CLK_MUX[2]	CLK_MUX[0]
1	~REG_INIT	SET_MUX[0]	SET_MUX[1]	OE_MUX[0]	OE_MUX[1]	OE_MUX[2]	OE_MUX[3]	IOB_ZIA_MUX[0]	IOB_ZIA_MUX[1]	REG_D_MUX[0]
2	XOR_MUX[0]	XOR_MUX[1]	IOB_TERM_ENABLE	IOB_SLEW[0]	RST_MUX[0]	RST_MUX[1]	REG_MODE[0]	REG_MODE[1]	MC_IOB_MUX[0]	-

CLK_DDR	0.0.6
CLK_INV	0.0.5
DGE_ENABLE	0.0.4
IOB_TERM_ENABLE	0.2.2
non-inverted	[0]

CLK_MUX	0.0.8	0.0.7	0.0.9
FCLK0	0	0	0
FCLK1	0	1	0
FCLK2	1	0	0
PT	1	1	0
CT4	1	1	1

IBUF_MODE	0.0.1	0.0.0
PLAIN	0	0
USE_VREF	0	1
IS_VREF	1	0
SCHMITT	1	1

IOB_SLEW	0.2.3
FAST	0
SLOW	1

IOB_ZIA_MUX	0.1.8	0.1.7
IBUF	0	0
REG	0	1
NONE	1	1

MC_IOB_MUX	0.2.8
REG	0
XOR	1

MC_ZIA_MUX	0.0.3	0.0.2
XOR	0	0
REG	0	1
NONE	1	1

OE_MUX	0.1.6	0.1.5	0.1.4	0.1.3
VCC	0	0	0	0
CT7	0	0	0	1
PT	0	0	1	0
FOE0	0	0	1	1
FOE1	0	1	0	0
FOE2	0	1	0	1
FOE3	0	1	1	0
IS_GND	0	1	1	1
OPEN_DRAIN	1	0	0	0
GND	1	1	1	1

REG_D_MUX	0.1.9
IBUF	0
XOR	1

REG_INIT	0.1.0
inverted	~[0]

REG_MODE	0.2.7	0.2.6
DFF	0	0
TFF	0	1
LATCH	1	0
DFFCE	1	1

RST_MUX	0.2.5	0.2.4
PT	0	0
CT5	0	1
FSR	1	0
GND	1	1

SET_MUX	0.1.2	0.1.1
PT	0	0
CT6	0	1
FSR	1	0
GND	1	1

XOR_MUX	0.2.1	0.2.0
GND	0	0
PT	0	1
PT_INV	1	0
VCC	1	1

JED mapping (MCs with IOBs)

JED offset	Bit
0	CLK_MUX[0]
1	CLK_MUX[1]
2	CLK_MUX[2]
3	CLK_DDR
4	CLK_INV
5	DGE_ENABLE
6	MC_ZIA_MUX[0]
7	MC_ZIA_MUX[1]
8	IBUF_MODE[0]
9	IBUF_MODE[1]
10	REG_D_MUX[0]
11	IOB_ZIA_MUX[0]
12	IOB_ZIA_MUX[1]
13	OE_MUX[0]
14	OE_MUX[1]
15	OE_MUX[2]
16	OE_MUX[3]
17	SET_MUX[0]
18	SET_MUX[1]
19	REG_INIT
20	MC_IOB_MUX[0]
21	REG_MODE[0]
22	REG_MODE[1]
23	RST_MUX[0]
24	RST_MUX[1]
25	IOB_SLEW[0]
26	IOB_TERM_ENABLE
27	XOR_MUX[0]
28	XOR_MUX[1]

JED mapping (MCs without IOBs)

JED offset	Bit
0	CLK_MUX[0]
1	CLK_MUX[1]
2	CLK_MUX[2]
3	CLK_DDR
4	CLK_INV
5	MC_ZIA_MUX[0]
6	MC_ZIA_MUX[1]
7	SET_MUX[0]
8	SET_MUX[1]
9	REG_INIT
10	REG_MODE[0]
11	REG_MODE[1]
12	RST_MUX[0]
13	RST_MUX[1]
14	XOR_MUX[0]
15	XOR_MUX[1]

Global bits

xc2c256 global bittile 0
Frame	Bit
Frame	0	1	2	3	4	5	6	7	8	9	10	11	12	13	14	15	16	17	18	19	20	21	22	23	24	25	26	27	28	29	30	31	32	33	34	35	36	37	38	39	40	41	42	43	44	45	46	47	48	49	50	51	52	53	54	55	56	57	58	59	60	61	62	63	64	65	66	67	68	69	70	71	72	73	74	75	76	77	78	79	80	81	82	83	84	85	86	87	88	89	90	91	92	93	94	95	96	97	98	99	100	101	102	103	104	105	106	107	108	109	110	111	112	113	114	115	116	117	118	119	120	121	122	123	124	125	126	127	128	129	130	131	132	133	134	135	136	137	138	139	140	141	142	143	144	145	146	147	148	149	150	151	152	153	154	155	156	157	158	159	160	161	162	163	164	165	166	167	168	169	170	171	172	173	174	175	176	177	178	179	180	181	182	183	184	185	186	187	188	189	190	191	192	193	194	195	196	197	198	199	200	201	202	203	204	205	206	207	208	209	210	211	212	213	214	215	216	217	218	219	220	221	222	223	224	225	226	227	228	229	230	231	232	233	234	235	236	237	238	239	240	241	242	243	244	245	246	247	248	249	250	251	252	253	254	255	256	257	258	259	260	261	262	263	264	265	266	267	268	269	270	271	272	273	274	275	276	277	278	279	280	281	282	283	284	285	286	287	288	289	290	291	292	293	294	295	296	297	298	299	300	301	302	303	304	305	306	307	308	309	310	311	312	313	314	315	316	317	318	319	320	321	322	323	324	325	326	327	328	329	330	331	332	333	334	335	336	337	338	339	340	341	342	343	344	345	346	347	348	349	350	351	352	353	354	355	356	357	358	359	360	361	362	363	364	365	366	367	368	369	370	371	372	373	374	375	376	377	378	379	380	381	382	383	384	385	386	387	388	389	390	391	392	393	394	395	396	397	398	399	400	401	402	403	404	405	406	407	408	409	410	411	412	413	414	415	416	417	418	419	420	421	422	423	424	425	426	427	428	429	430	431	432	433	434	435	436	437	438	439	440	441	442	443	444	445	446	447	448	449	450	451	452	453	454	455	456	457	458	459	460	461	462	463	464	465	466	467	468	469	470	471	472	473	474	475	476	477	478	479	480	481	482	483	484	485	486	487	488	489	490	491	492	493	494	495	496	497	498	499	500	501	502	503	504	505	506	507	508	509	510	511	512	513	514	515	516	517	518	519	520	521
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96	-	~READ_PROT[3]	-	~READ_PROT[2]	-	~READ_PROT[1]	-	~READ_PROT[0]	-	~DONE	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
97	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	USERCODE[0]	USERCODE[1]	USERCODE[2]	USERCODE[3]	USERCODE[4]	USERCODE[5]	USERCODE[6]	USERCODE[7]	USERCODE[8]	USERCODE[9]	USERCODE[10]	USERCODE[11]	USERCODE[12]	USERCODE[13]	USERCODE[14]	USERCODE[15]	USERCODE[16]	USERCODE[17]	USERCODE[18]	USERCODE[19]	USERCODE[20]	USERCODE[21]	USERCODE[22]	USERCODE[23]	USERCODE[24]	USERCODE[25]	USERCODE[26]	USERCODE[27]	USERCODE[28]	USERCODE[29]	USERCODE[30]	USERCODE[31]	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-

BANK0_IBUF_VOLT	0.23.515
BANK0_OBUF_VOLT	0.23.516
BANK1_IBUF_VOLT	0.23.175
BANK1_OBUF_VOLT	0.23.176
HIGH	0
LOW	1

CLKDIV_DELAY_ENABLE	0.24.515
CLKDIV_ENABLE	0.24.519
DGE_ENABLE	0.23.518
DONE	0.96.9
FSR_INV	0.23.178
VREF_ENABLE	0.23.177
inverted	~[0]

CLKDIV_DIV	0.24.516	0.24.517	0.24.518
2	0	0	0
10	0	0	1
6	0	1	0
14	0	1	1
4	1	0	0
12	1	0	1
8	1	1	0
16	1	1	1

FCLK0_ENABLE	0.23.519
FCLK1_ENABLE	0.23.520
FCLK2_ENABLE	0.23.521
FSR_ENABLE	0.23.179
non-inverted	[0]

FOE0_MUX	0.23.182	0.23.181
FOE1_MUX	0.24.177	0.24.176
FOE2_MUX	0.24.179	0.24.178
FOE3_MUX	0.24.182	0.24.181
IBUF_INV	0	0
IBUF	0	1
MC	1	0
NONE	1	1

READ_PROT	0.96.1	0.96.3	0.96.5	0.96.7
inverted	~[3]	~[2]	~[1]	~[0]

TERM_MODE	0.23.517
KEEPER	0
PULLUP	1

USERCODE	0.97.330	0.97.329	0.97.328	0.97.327	0.97.326	0.97.325	0.97.324	0.97.323	0.97.322	0.97.321	0.97.320	0.97.319	0.97.318	0.97.317	0.97.316	0.97.315	0.97.314	0.97.313	0.97.312	0.97.311	0.97.310	0.97.309	0.97.308	0.97.307	0.97.306	0.97.305	0.97.304	0.97.303	0.97.302	0.97.301	0.97.300	0.97.299
non-inverted	[31]	[30]	[29]	[28]	[27]	[26]	[25]	[24]	[23]	[22]	[21]	[20]	[19]	[18]	[17]	[16]	[15]	[14]	[13]	[12]	[11]	[10]	[9]	[8]	[7]	[6]	[5]	[4]	[3]	[2]	[1]	[0]

JED mapping

JED offset	Bit
0	FCLK0_ENABLE
1	FCLK1_ENABLE
2	FCLK2_ENABLE
3	CLKDIV_ENABLE
4	CLKDIV_DIV[0]
5	CLKDIV_DIV[1]
6	CLKDIV_DIV[2]
7	CLKDIV_DELAY_ENABLE
8	FSR_INV
9	FSR_ENABLE
10	FOE0_MUX[0]
11	FOE0_MUX[1]
12	FOE1_MUX[0]
13	FOE1_MUX[1]
14	FOE2_MUX[0]
15	FOE2_MUX[1]
16	FOE3_MUX[0]
17	FOE3_MUX[1]
18	TERM_MODE[0]
19	DGE_ENABLE
20	BANK1_IBUF_VOLT[0]
21	BANK0_IBUF_VOLT[0]
22	BANK1_OBUF_VOLT[0]
23	BANK0_OBUF_VOLT[0]
24	VREF_ENABLE

Project Combine