XC2C64A, XA2C64A

Parameter	Value
IDCODE part	0x6e58
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Has VREF	❌
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BS layout	wide
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MC width	9
FB columns	1

Bitstream columns

Column range	Bits
0..9	FB column 0 even MCs
9..121	FB column 0 even PTs
121..153	FB column 0 IMUX
153..265	FB column 0 odd PTs
265..274	FB column 0 odd MCs

I/O pins

Function	Bank	Pad distance	xc2c64a-pc44	xc2c64a-vq44 xa2c64a-vq44	xc2c64a-qfg48	xc2c64a-cp56	xc2c64a-cv64	xc2c64a-vq100 xa2c64a-vq100	xc2c64a-di81
IDCODE part			0x6e5a	0x6e5e	0x6e59	0x6e5d	0x6e5c	0x6e5c	0x6e58
IOB_0_0	1	80	P44	P38	-	F1	D3	P13	P11
IOB_0_1	1	79	P43	P37	P5	E3	D2	P12	P10
IOB_0_2	1	78	P42	P36	P4	E1	D1	P11	P9
IOB_0_3	1	77	-	-	-	-	-	P10	P8
IOB_0_4	1	76	-	-	-	-	D4	P9	P7
IOB_0_5	1	75	-	-	-	-	C1	P8	P6
IOB_0_6	1	74	-	-	-	-	C2	P7	P5
IOB_0_7	1	73	-	-	-	-	-	P6	P4
IOB_0_8	1	71	P40 (GOE1)	P34 (GOE1)	P2 (GOE1)	D1 (GOE1)	B2 (GOE1)	P4 (GOE1)	P2 (GOE1)
IOB_0_9	1	70	P39 (GOE0)	P33 (GOE0)	P1 (GOE0)	C1 (GOE0)	A1 (GOE0)	P3 (GOE0)	P1 (GOE0)
IOB_0_10	1	69	P38 (GOE3)	P32 (GOE3)	P48 (GOE3)	A3 (GOE3)	C3 (GOE3)	P2 (GOE3)	P81 (GOE3)
IOB_0_11	1	68	P37 (GOE2)	P31 (GOE2)	P47 (GOE2)	A2 (GOE2)	A2 (GOE2)	P1 (GOE2)	P80 (GOE2)
IOB_0_12	1	66	P36 (GSR)	P30 (GSR)	P46 (GSR)	B1 (GSR)	B3 (GSR)	P99 (GSR)	P78 (GSR)
IOB_0_13	1	64	-	-	-	A1	A3	P97	P76
IOB_0_14	1	63	-	-	-	C3	C4	P94	P75
IOB_0_15	1	62	-	-	-	-	-	P92	P74
IOB_1_0	0	0	P1	P39	P6	G1	E1	P14	P12
IOB_1_1	0	1	P2	P40	P7	F3	E2	P15	P13
IOB_1_2	0	2	-	-	P8	-	E3	P16	P14
IOB_1_3	0	3	-	-	P9	-	F1	P17	P15
IOB_1_4	0	4	P3	P41	P10	H1	F2	P18	P16
IOB_1_5	0	5	P4	P42	-	G3	G1	P19	P17
IOB_1_6	0	7	P5 (GCLK0)	P43 (GCLK0)	P11 (GCLK0)	J1 (GCLK0)	F3 (GCLK0)	P22 (GCLK0)	P19 (GCLK0)
IOB_1_7	0	8	P6 (GCLK1)	P44 (GCLK1)	P12 (GCLK1)	K1 (GCLK1)	H1 (GCLK1)	P23 (GCLK1)	P20 (GCLK1)
IOB_1_8	0	9	-	-	-	K4	G2	P24	P21
IOB_1_9	0	11	P7 (GCLK2)	P1 (GCLK2)	P13 (GCLK2)	K2 (GCLK2)	H2 (GCLK2)	P27 (GCLK2)	P23 (GCLK2)
IOB_1_10	0	12	-	-	-	-	-	P28	P24
IOB_1_11	0	13	P8	P2	P14	K3	G3	P29	P25
IOB_1_12	0	14	P9	P3	P15	H3	H3	P30	P26
IOB_1_13	0	16	-	-	-	K5	H4	P32	P28
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IOB_1_15	0	18	-	-	-	-	-	P34	P30
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IOB_2_1	1	60	P34	P28	P44	A4	A4	P90	P72
IOB_2_2	1	59	P33	P27	P43	C5	C5	P89	P71
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IOB_2_9	1	49	P28	P22	P36	A10	C6	P72	P61
IOB_2_10	1	48	P27	P21	P35	B10	B8	P71	P60
IOB_2_11	1	47	P26	P20	P34	C10	C7	P70	P59
IOB_2_12	1	45	-	-	-	D8	C8	P68	P57
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IOB_2_15	1	41	-	-	-	-	E6	P61	P53
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IOB_3_15	0	40	-	-	P30	E10	E7	P60	P52
TCK	AUX		P17	P11	P23	K10	F6	P48	P42
TMS	AUX		P16	P10	P22	K9	H7	P47	P41
TDI	AUX		P15	P9	P21	J10	G6	P45	P40
TDO	AUX		P30	P24	P40	A6	D5	P83	P68
GND	-		P10 P23 P31	P17 P25 P4	P16 P31 P41	C7 F8 H4	A5 D8 E4	P100 P21 P31 P62 P69 P84	P18 P27 P54 P58 P69 P79
VCCINT	-		P21	P15	P29	G8	E5	P26 P57	P22 P50
VCCIO0	0		P13	P7	P19	H6	G5	P38 P51	P34 P45
VCCIO1	1		P32	P26	P42	C6	B5	P88 P98	P70 P77
VCCAUX	AUX		P41	P35	P3	D3	B1	P5	P3
NC	-		-	-	-	-	-	-	-

Speed data

Timing parameter	xc2c64a-5	xc2c64a-7 xa2c64a-7	xa2c64a-8
DEL_CLK_Q	400	700	700
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DEL_IBUF_FCLK	1600	2500	2500
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DEL_IBUF_FSR	2400	3500	3500
DEL_IBUF_IMUX	1700	2400	2400
DEL_IBUF_PLAIN.LVCMOS18	0	0	0
DEL_IBUF_PLAIN.LVCMOS18_ANY	0	0	0
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DEL_IBUF_PLAIN.LVTTL	500	600	800
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DEL_IBUF_SCHMITT.LVCMOS18	3000	4000	4000
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DEL_MC_FOE	1700	1700	1700
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DEL_OBUF_FAST.LVCMOS18_ANY	1900	2800	2800
DEL_OBUF_FAST.LVCMOS25	2700	3700	3800
DEL_OBUF_FAST.LVCMOS33	3100	4200	4500
DEL_OBUF_FAST.LVTTL	3100	4200	4500
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DEL_OBUF_SLOW.LVCMOS18	5400	7800	7800
DEL_OBUF_SLOW.LVCMOS18_ANY	5400	7800	7800
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DEL_OBUF_SLOW.LVCMOS33	7100	9200	11100
DEL_OBUF_SLOW.LVTTL	7100	9200	11100
DEL_SR_Q	1700	2000	2000
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HOLD_CE_CLK	0	0	0
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SETUP_CE_CLK	900	1300	1300
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SETUP_D_CLK_IBUF_PT	2000	2600	2900
SETUP_D_CLK_PT_FCLK	1400	1800	2100
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WIDTH_CLK	1400	2200	2200
WIDTH_CLK_PT	5000	7500	7500
WIDTH_SR	5000	7500	7500

IMUX bits

xc2c64a imux bittile 0
Frame	Bit
Frame	0	1	2	3	4	5	6	7	8	9	10	11	12	13	14	15	16	17	18	19	20	21	22	23	24	25	26	27	28	29	30
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IOB_3_8	1	1	1	0	1	1	0	1	0	1	1	1	1	1	1	1
MC_0_8	1	1	1	1	1	1	1	1	0	0	1	1	0	1	1	1
MC_0_13	1	1	1	1	1	1	1	1	0	1	0	1	0	1	1	1
MC_1_5	1	1	1	1	1	1	1	1	0	1	1	0	0	1	1	1
MC_2_6	1	1	1	1	1	1	1	1	0	1	1	1	0	0	1	1
MC_3_3	1	1	1	1	1	1	1	1	0	1	1	1	0	1	0	1
MC_3_15	1	1	1	1	1	1	1	1	0	1	1	1	0	1	1	0
VCC	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1

IM[37].MUX	0.45.0	0.45.2	0.45.4	0.45.6	0.45.8	0.45.10	0.45.12	0.45.14	0.45.16	0.45.18	0.45.20	0.45.22	0.45.24	0.45.26	0.45.28	0.45.30
IOB_0_8	0	1	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_0_13	1	0	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_4	1	1	0	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_2_7	1	1	1	0	0	1	1	1	0	1	1	1	1	1	1	1
IOB_2_12	1	1	1	0	1	0	1	1	0	1	1	1	1	1	1	1
IOB_3_10	1	1	1	0	1	1	0	1	0	1	1	1	1	1	1	1
MC_0_4	1	1	1	1	1	1	1	1	0	0	1	1	0	1	1	1
MC_0_10	1	1	1	1	1	1	1	1	0	1	0	1	0	1	1	1
MC_1_9	1	1	1	1	1	1	1	1	0	1	1	0	0	1	1	1
MC_2_1	1	1	1	1	1	1	1	1	0	1	1	1	0	0	1	1
MC_3_2	1	1	1	1	1	1	1	1	0	1	1	1	0	1	0	1
MC_3_11	1	1	1	1	1	1	1	1	0	1	1	1	0	1	1	0
VCC	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1

IM[38].MUX	0.46.0	0.46.2	0.46.4	0.46.6	0.46.8	0.46.10	0.46.12	0.46.14	0.46.16	0.46.18	0.46.20	0.46.22	0.46.24	0.46.26	0.46.28	0.46.30
IOB_0_9	0	1	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_0_11	1	0	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_8	1	1	0	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_14	1	1	1	0	0	1	1	1	0	1	1	1	1	1	1	1
IOB_2_13	1	1	1	0	1	0	1	1	0	1	1	1	1	1	1	1
IOB_3_13	1	1	1	0	1	1	0	1	0	1	1	1	1	1	1	1
MC_0_6	1	1	1	1	1	1	1	1	0	0	1	1	0	1	1	1
MC_1_0	1	1	1	1	1	1	1	1	0	1	0	1	0	1	1	1
MC_1_6	1	1	1	1	1	1	1	1	0	1	1	0	0	1	1	1
MC_2_5	1	1	1	1	1	1	1	1	0	1	1	1	0	0	1	1
MC_2_13	1	1	1	1	1	1	1	1	0	1	1	1	0	1	0	1
MC_3_13	1	1	1	1	1	1	1	1	0	1	1	1	0	1	1	0
VCC	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1

IM[39].MUX	0.47.0	0.47.2	0.47.4	0.47.6	0.47.8	0.47.10	0.47.12	0.47.14	0.47.16	0.47.18	0.47.20	0.47.22	0.47.24	0.47.26	0.47.28	0.47.30
IOB_0_4	0	1	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_3	1	0	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_6	1	1	0	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_2_3	1	1	1	0	0	1	1	1	0	1	1	1	1	1	1	1
IOB_2_14	1	1	1	0	1	0	1	1	0	1	1	1	1	1	1	1
IOB_3_3	1	1	1	0	1	1	0	1	0	1	1	1	1	1	1	1
IOB_3_15	1	1	1	1	1	1	1	1	0	0	1	1	0	1	1	1
MC_1_2	1	1	1	1	1	1	1	1	0	1	0	1	0	1	1	1
MC_1_12	1	1	1	1	1	1	1	1	0	1	1	0	0	1	1	1
MC_2_2	1	1	1	1	1	1	1	1	0	1	1	1	0	0	1	1
MC_3_1	1	1	1	1	1	1	1	1	0	1	1	1	0	1	0	1
MC_3_6	1	1	1	1	1	1	1	1	0	1	1	1	0	1	1	0
VCC	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1

IM[3].MUX	0.3.0	0.3.2	0.3.4	0.3.6	0.3.8	0.3.10	0.3.12	0.3.14	0.3.16	0.3.18	0.3.20	0.3.22	0.3.24	0.3.26	0.3.28	0.3.30
IOB_0_3	0	1	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_0_15	1	0	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_5	1	1	0	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_2_2	1	1	1	0	0	1	1	1	0	1	1	1	1	1	1	1
IOB_2_9	1	1	1	0	1	0	1	1	0	1	1	1	1	1	1	1
IOB_3_10	1	1	1	0	1	1	0	1	0	1	1	1	1	1	1	1
MC_0_7	1	1	1	1	1	1	1	1	0	0	1	1	0	1	1	1
MC_0_11	1	1	1	1	1	1	1	1	0	1	0	1	0	1	1	1
MC_1_4	1	1	1	1	1	1	1	1	0	1	1	0	0	1	1	1
MC_2_7	1	1	1	1	1	1	1	1	0	1	1	1	0	0	1	1
MC_3_0	1	1	1	1	1	1	1	1	0	1	1	1	0	1	0	1
MC_3_8	1	1	1	1	1	1	1	1	0	1	1	1	0	1	1	0
VCC	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1

IM[4].MUX	0.4.0	0.4.2	0.4.4	0.4.6	0.4.8	0.4.10	0.4.12	0.4.14	0.4.16	0.4.18	0.4.20	0.4.22	0.4.24	0.4.26	0.4.28	0.4.30
IOB_0_4	0	1	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_1	1	0	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_10	1	1	0	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_15	1	1	1	0	0	1	1	1	0	1	1	1	1	1	1	1
IOB_2_13	1	1	1	0	1	0	1	1	0	1	1	1	1	1	1	1
IOB_3_5	1	1	1	0	1	1	0	1	0	1	1	1	1	1	1	1
MC_0_6	1	1	1	1	1	1	1	1	0	0	1	1	0	1	1	1
MC_1_3	1	1	1	1	1	1	1	1	0	1	0	1	0	1	1	1
MC_1_7	1	1	1	1	1	1	1	1	0	1	1	0	0	1	1	1
MC_1_15	1	1	1	1	1	1	1	1	0	1	1	1	0	0	1	1
MC_3_3	1	1	1	1	1	1	1	1	0	1	1	1	0	1	0	1
MC_3_9	1	1	1	1	1	1	1	1	0	1	1	1	0	1	1	0
VCC	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1

IM[5].MUX	0.5.0	0.5.2	0.5.4	0.5.6	0.5.8	0.5.10	0.5.12	0.5.14	0.5.16	0.5.18	0.5.20	0.5.22	0.5.24	0.5.26	0.5.28	0.5.30
IOB_0_5	0	1	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_0_12	1	0	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_12	1	1	0	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_2_5	1	1	1	0	0	1	1	1	0	1	1	1	1	1	1	1
IOB_2_10	1	1	1	0	1	0	1	1	0	1	1	1	1	1	1	1
IOB_3_9	1	1	1	0	1	1	0	1	0	1	1	1	1	1	1	1
MC_0_1	1	1	1	1	1	1	1	1	0	0	1	1	0	1	1	1
MC_1_2	1	1	1	1	1	1	1	1	0	1	0	1	0	1	1	1
MC_1_5	1	1	1	1	1	1	1	1	0	1	1	0	0	1	1	1
MC_2_3	1	1	1	1	1	1	1	1	0	1	1	1	0	0	1	1
MC_2_10	1	1	1	1	1	1	1	1	0	1	1	1	0	1	0	1
MC_3_10	1	1	1	1	1	1	1	1	0	1	1	1	0	1	1	0
VCC	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1

IM[6].MUX	0.6.0	0.6.2	0.6.4	0.6.6	0.6.8	0.6.10	0.6.12	0.6.14	0.6.16	0.6.18	0.6.20	0.6.22	0.6.24	0.6.26	0.6.28	0.6.30
IOB_0_6	0	1	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_0_10	1	0	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_5	1	1	0	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_2_7	1	1	1	0	0	1	1	1	0	1	1	1	1	1	1	1
IOB_3_0	1	1	1	0	1	0	1	1	0	1	1	1	1	1	1	1
IOB_3_6	1	1	1	0	1	1	0	1	0	1	1	1	1	1	1	1
MC_0_5	1	1	1	1	1	1	1	1	0	0	1	1	0	1	1	1
MC_0_13	1	1	1	1	1	1	1	1	0	1	0	1	0	1	1	1
MC_1_14	1	1	1	1	1	1	1	1	0	1	1	0	0	1	1	1
MC_2_1	1	1	1	1	1	1	1	1	0	1	1	1	0	0	1	1
MC_2_15	1	1	1	1	1	1	1	1	0	1	1	1	0	1	0	1
MC_3_11	1	1	1	1	1	1	1	1	0	1	1	1	0	1	1	0
VCC	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1

IM[7].MUX	0.7.0	0.7.2	0.7.4	0.7.6	0.7.8	0.7.10	0.7.12	0.7.14	0.7.16	0.7.18	0.7.20	0.7.22	0.7.24	0.7.26	0.7.28	0.7.30
IOB_0_7	0	1	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_0	1	0	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_4	1	1	0	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_2_0	1	1	1	0	0	1	1	1	0	1	1	1	1	1	1	1
IOB_3_2	1	1	1	0	1	0	1	1	0	1	1	1	1	1	1	1
IOB_3_12	1	1	1	0	1	1	0	1	0	1	1	1	1	1	1	1
MC_0_2	1	1	1	1	1	1	1	1	0	0	1	1	0	1	1	1
MC_1_1	1	1	1	1	1	1	1	1	0	1	0	1	0	1	1	1
MC_1_9	1	1	1	1	1	1	1	1	0	1	1	0	0	1	1	1
MC_2_0	1	1	1	1	1	1	1	1	0	1	1	1	0	0	1	1
MC_2_13	1	1	1	1	1	1	1	1	0	1	1	1	0	1	0	1
MC_3_12	1	1	1	1	1	1	1	1	0	1	1	1	0	1	1	0
VCC	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1

IM[8].MUX	0.8.0	0.8.2	0.8.4	0.8.6	0.8.8	0.8.10	0.8.12	0.8.14	0.8.16	0.8.18	0.8.20	0.8.22	0.8.24	0.8.26	0.8.28	0.8.30
IOB_0_8	0	1	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_0_14	1	0	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_11	1	1	0	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_14	1	1	1	0	0	1	1	1	0	1	1	1	1	1	1	1
IOB_2_11	1	1	1	0	1	0	1	1	0	1	1	1	1	1	1	1
IOB_3_4	1	1	1	0	1	1	0	1	0	1	1	1	1	1	1	1
MC_0_8	1	1	1	1	1	1	1	1	0	0	1	1	0	1	1	1
MC_0_14	1	1	1	1	1	1	1	1	0	1	0	1	0	1	1	1
MC_1_13	1	1	1	1	1	1	1	1	0	1	1	0	0	1	1	1
MC_2_5	1	1	1	1	1	1	1	1	0	1	1	1	0	0	1	1
MC_2_12	1	1	1	1	1	1	1	1	0	1	1	1	0	1	0	1
MC_3_13	1	1	1	1	1	1	1	1	0	1	1	1	0	1	1	0
VCC	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1

IM[9].MUX	0.9.0	0.9.2	0.9.4	0.9.6	0.9.8	0.9.10	0.9.12	0.9.14	0.9.16	0.9.18	0.9.20	0.9.22	0.9.24	0.9.26	0.9.28	0.9.30
IOB_0_9	0	1	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_0_13	1	0	1	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_1_9	1	1	0	0	1	1	1	1	0	1	1	1	1	1	1	1
IOB_2_6	1	1	1	0	0	1	1	1	0	1	1	1	1	1	1	1
IOB_2_8	1	1	1	0	1	0	1	1	0	1	1	1	1	1	1	1
IOB_3_7	1	1	1	0	1	1	0	1	0	1	1	1	1	1	1	1
MC_0_0	1	1	1	1	1	1	1	1	0	0	1	1	0	1	1	1
MC_0_10	1	1	1	1	1	1	1	1	0	1	0	1	0	1	1	1
MC_1_10	1	1	1	1	1	1	1	1	0	1	1	0	0	1	1	1
MC_2_9	1	1	1	1	1	1	1	1	0	1	1	1	0	0	1	1
MC_3_1	1	1	1	1	1	1	1	1	0	1	1	1	0	1	0	1
MC_3_14	1	1	1	1	1	1	1	1	0	1	1	1	0	1	1	0
VCC	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1

MC bits

xc2c64a mc bittile 0
Frame	Bit
Frame	0	1	2	3	4	5	6	7	8
0	SET_MUX[0]	SET_MUX[1]	RST_MUX[0]	RST_MUX[1]	CLK_DDR	CLK_MUX[1]	CLK_MUX[2]	CLK_INV	CLK_MUX[0]
1	MC_IOB_MUX[0]	IBUF_MODE[0]	REG_D_MUX[0]	MC_ZIA_MUX[0]	MC_ZIA_MUX[1]	IOB_ZIA_MUX[0]	IOB_ZIA_MUX[1]	REG_MODE[0]	REG_MODE[1]
2	~REG_INIT	IOB_SLEW[0]	IOB_TERM_ENABLE	OE_MUX[0]	OE_MUX[1]	OE_MUX[2]	OE_MUX[3]	XOR_MUX[0]	XOR_MUX[1]

CLK_DDR	0.0.4
CLK_INV	0.0.7
IOB_TERM_ENABLE	0.2.2
non-inverted	[0]

CLK_MUX	0.0.6	0.0.5	0.0.8
FCLK0	0	0	0
FCLK1	0	1	0
FCLK2	1	0	0
PT	1	1	0
CT4	1	1	1

IBUF_MODE	0.1.1
PLAIN	0
SCHMITT	1

IOB_SLEW	0.2.1
FAST	0
SLOW	1

IOB_ZIA_MUX	0.1.6	0.1.5
IBUF	0	0
REG	0	1
NONE	1	1

MC_IOB_MUX	0.1.0
REG	0
XOR	1

MC_ZIA_MUX	0.1.4	0.1.3
XOR	0	0
REG	0	1
NONE	1	1

OE_MUX	0.2.6	0.2.5	0.2.4	0.2.3
VCC	0	0	0	0
CT7	0	0	0	1
PT	0	0	1	0
FOE0	0	0	1	1
FOE1	0	1	0	0
FOE2	0	1	0	1
FOE3	0	1	1	0
IS_GND	0	1	1	1
OPEN_DRAIN	1	0	0	0
GND	1	1	1	1

REG_D_MUX	0.1.2
IBUF	0
XOR	1

REG_INIT	0.2.0
inverted	~[0]

REG_MODE	0.1.8	0.1.7
DFF	0	0
TFF	0	1
LATCH	1	0
DFFCE	1	1

RST_MUX	0.0.3	0.0.2
PT	0	0
CT5	0	1
FSR	1	0
GND	1	1

SET_MUX	0.0.1	0.0.0
PT	0	0
CT6	0	1
FSR	1	0
GND	1	1

XOR_MUX	0.2.8	0.2.7
GND	0	0
PT	0	1
PT_INV	1	0
VCC	1	1

JED mapping

JED offset	Bit
0	CLK_MUX[0]
1	CLK_INV
2	CLK_MUX[1]
3	CLK_MUX[2]
4	CLK_DDR
5	RST_MUX[0]
6	RST_MUX[1]
7	SET_MUX[0]
8	SET_MUX[1]
9	REG_MODE[0]
10	REG_MODE[1]
11	IOB_ZIA_MUX[0]
12	IOB_ZIA_MUX[1]
13	MC_ZIA_MUX[0]
14	MC_ZIA_MUX[1]
15	REG_D_MUX[0]
16	IBUF_MODE[0]
17	XOR_MUX[0]
18	XOR_MUX[1]
19	MC_IOB_MUX[0]
20	OE_MUX[0]
21	OE_MUX[1]
22	OE_MUX[2]
23	OE_MUX[3]
24	IOB_TERM_ENABLE
25	IOB_SLEW[0]
26	REG_INIT

Global bits

xc2c64a global bittile 0
Frame	Bit
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95	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
96	~READ_PROT[3]	-	~READ_PROT[2]	-	~READ_PROT[1]	-	~READ_PROT[0]	-	~DONE	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
97	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	USERCODE[31]	USERCODE[30]	USERCODE[29]	USERCODE[28]	USERCODE[27]	USERCODE[26]	USERCODE[25]	USERCODE[24]	USERCODE[23]	USERCODE[22]	USERCODE[21]	USERCODE[20]	USERCODE[19]	USERCODE[18]	USERCODE[17]	USERCODE[16]	USERCODE[15]	USERCODE[14]	USERCODE[13]	USERCODE[12]	USERCODE[11]	USERCODE[10]	USERCODE[9]	USERCODE[8]	USERCODE[7]	USERCODE[6]	USERCODE[5]	USERCODE[4]	USERCODE[3]	USERCODE[2]	USERCODE[1]	USERCODE[0]

BANK0_IBUF_VOLT	0.23.139
BANK0_OBUF_VOLT	0.23.140
BANK1_IBUF_VOLT	0.23.141
BANK1_OBUF_VOLT	0.23.142
IBUF_VOLT	0.23.137
OBUF_VOLT	0.23.138
HIGH	0
LOW	1

DONE	0.96.8
FSR_INV	0.73.135
inverted	~[0]

FCLK0_ENABLE	0.23.133
FCLK1_ENABLE	0.23.134
FCLK2_ENABLE	0.23.135
FSR_ENABLE	0.73.136
non-inverted	[0]

FOE0_MUX	0.24.134	0.24.133
FOE1_MUX	0.24.136	0.24.135
FOE2_MUX	0.73.138	0.73.137
FOE3_MUX	0.24.138	0.24.137
IBUF_INV	0	0
IBUF	0	1
MC	1	0
NONE	1	1

READ_PROT	0.96.0	0.96.2	0.96.4	0.96.6
inverted	~[3]	~[2]	~[1]	~[0]

TERM_MODE	0.23.136
KEEPER	0
PULLUP	1

USERCODE	0.97.242	0.97.243	0.97.244	0.97.245	0.97.246	0.97.247	0.97.248	0.97.249	0.97.250	0.97.251	0.97.252	0.97.253	0.97.254	0.97.255	0.97.256	0.97.257	0.97.258	0.97.259	0.97.260	0.97.261	0.97.262	0.97.263	0.97.264	0.97.265	0.97.266	0.97.267	0.97.268	0.97.269	0.97.270	0.97.271	0.97.272	0.97.273
non-inverted	[31]	[30]	[29]	[28]	[27]	[26]	[25]	[24]	[23]	[22]	[21]	[20]	[19]	[18]	[17]	[16]	[15]	[14]	[13]	[12]	[11]	[10]	[9]	[8]	[7]	[6]	[5]	[4]	[3]	[2]	[1]	[0]

JED mapping

JED offset	Bit
0	FCLK0_ENABLE
1	FCLK1_ENABLE
2	FCLK2_ENABLE
3	FSR_INV
4	FSR_ENABLE
5	FOE0_MUX[0]
6	FOE0_MUX[1]
7	FOE1_MUX[0]
8	FOE1_MUX[1]
9	FOE2_MUX[0]
10	FOE2_MUX[1]
11	FOE3_MUX[0]
12	FOE3_MUX[1]
13	TERM_MODE[0]
14	IBUF_VOLT[0]
15	OBUF_VOLT[0]
16	BANK0_IBUF_VOLT[0]
17	BANK0_OBUF_VOLT[0]
18	BANK1_IBUF_VOLT[0]
19	BANK1_OBUF_VOLT[0]

Project Combine