Input / Output

Tile IO_W

Cells: 1

Bel IO0

ecp2 IO_W bel IO0
Pin	Direction	Wires
CE	input	IMUX_CE0
CLK	input	IMUX_CLK0
DEL0	input	IMUX_D4
DEL1	input	IMUX_C4
DEL2	input	IMUX_B4
DEL3	input	IMUX_A4
DI	output	OUT_F0
IPOS0	output	OUT_F2
IPOS1	output	OUT_F3
LSR	input	IMUX_LSR0
ONEG0	input	IMUX_D0
ONEG1	input	IMUX_D2
ONEG2	input	IMUX_C0
OPOS0	input	IMUX_B0
OPOS1	input	IMUX_B1
OPOS2	input	IMUX_A0
QNEG0	output	OUT_Q2
QNEG1	output	OUT_Q3
QPOS0	output	OUT_Q0
QPOS1	output	OUT_Q1
TD	input	IMUX_A2

Bel IO1

ecp2 IO_W bel IO1
Pin	Direction	Wires
CE	input	IMUX_CE1
CLK	input	IMUX_CLK1
DEL0	input	IMUX_D5
DEL1	input	IMUX_C5
DEL2	input	IMUX_B5
DEL3	input	IMUX_A5
DI	output	OUT_F1
IPOS0	output	OUT_F4
IPOS1	output	OUT_F5
LSR	input	IMUX_LSR1
ONEG0	input	IMUX_C0
ONEG1	input	IMUX_C2
OPOS0	input	IMUX_A0
OPOS1	input	IMUX_A1
QPOS0	output	OUT_Q2
QPOS1	output	OUT_Q3
TD	input	IMUX_A3

Bel wires

ecp2 IO_W bel wires
Wire	Pins
IMUX_A0	IO0.OPOS2, IO1.OPOS0
IMUX_A1	IO1.OPOS1
IMUX_A2	IO0.TD
IMUX_A3	IO1.TD
IMUX_A4	IO0.DEL3
IMUX_A5	IO1.DEL3
IMUX_B0	IO0.OPOS0
IMUX_B1	IO0.OPOS1
IMUX_B4	IO0.DEL2
IMUX_B5	IO1.DEL2
IMUX_C0	IO0.ONEG2, IO1.ONEG0
IMUX_C2	IO1.ONEG1
IMUX_C4	IO0.DEL1
IMUX_C5	IO1.DEL1
IMUX_D0	IO0.ONEG0
IMUX_D2	IO0.ONEG1
IMUX_D4	IO0.DEL0
IMUX_D5	IO1.DEL0
IMUX_CLK0	IO0.CLK
IMUX_CLK1	IO1.CLK
IMUX_LSR0	IO0.LSR
IMUX_LSR1	IO1.LSR
IMUX_CE0	IO0.CE
IMUX_CE1	IO1.CE
OUT_F0	IO0.DI
OUT_F1	IO1.DI
OUT_F2	IO0.IPOS0
OUT_F3	IO0.IPOS1
OUT_F4	IO1.IPOS0
OUT_F5	IO1.IPOS1
OUT_Q0	IO0.QPOS0
OUT_Q1	IO0.QPOS1
OUT_Q2	IO0.QNEG0, IO1.QPOS0
OUT_Q3	IO0.QNEG1, IO1.QPOS1

Tile IO_E

Cells: 1

Bel IO0

ecp2 IO_E bel IO0
Pin	Direction	Wires
CE	input	IMUX_CE0
CLK	input	IMUX_CLK0
DEL0	input	IMUX_D4
DEL1	input	IMUX_C4
DEL2	input	IMUX_B4
DEL3	input	IMUX_A4
DI	output	OUT_F0
IPOS0	output	OUT_F2
IPOS1	output	OUT_F3
LSR	input	IMUX_LSR0
ONEG0	input	IMUX_D0
ONEG1	input	IMUX_D2
ONEG2	input	IMUX_C0
OPOS0	input	IMUX_B0
OPOS1	input	IMUX_B1
OPOS2	input	IMUX_A0
QNEG0	output	OUT_Q2
QNEG1	output	OUT_Q3
QPOS0	output	OUT_Q0
QPOS1	output	OUT_Q1
TD	input	IMUX_A2

Bel IO1

ecp2 IO_E bel IO1
Pin	Direction	Wires
CE	input	IMUX_CE1
CLK	input	IMUX_CLK1
DEL0	input	IMUX_D5
DEL1	input	IMUX_C5
DEL2	input	IMUX_B5
DEL3	input	IMUX_A5
DI	output	OUT_F1
IPOS0	output	OUT_F4
IPOS1	output	OUT_F5
LSR	input	IMUX_LSR1
ONEG0	input	IMUX_C0
ONEG1	input	IMUX_C2
OPOS0	input	IMUX_A0
OPOS1	input	IMUX_A1
QPOS0	output	OUT_Q2
QPOS1	output	OUT_Q3
TD	input	IMUX_A3

Bel wires

ecp2 IO_E bel wires
Wire	Pins
IMUX_A0	IO0.OPOS2, IO1.OPOS0
IMUX_A1	IO1.OPOS1
IMUX_A2	IO0.TD
IMUX_A3	IO1.TD
IMUX_A4	IO0.DEL3
IMUX_A5	IO1.DEL3
IMUX_B0	IO0.OPOS0
IMUX_B1	IO0.OPOS1
IMUX_B4	IO0.DEL2
IMUX_B5	IO1.DEL2
IMUX_C0	IO0.ONEG2, IO1.ONEG0
IMUX_C2	IO1.ONEG1
IMUX_C4	IO0.DEL1
IMUX_C5	IO1.DEL1
IMUX_D0	IO0.ONEG0
IMUX_D2	IO0.ONEG1
IMUX_D4	IO0.DEL0
IMUX_D5	IO1.DEL0
IMUX_CLK0	IO0.CLK
IMUX_CLK1	IO1.CLK
IMUX_LSR0	IO0.LSR
IMUX_LSR1	IO1.LSR
IMUX_CE0	IO0.CE
IMUX_CE1	IO1.CE
OUT_F0	IO0.DI
OUT_F1	IO1.DI
OUT_F2	IO0.IPOS0
OUT_F3	IO0.IPOS1
OUT_F4	IO1.IPOS0
OUT_F5	IO1.IPOS1
OUT_Q0	IO0.QPOS0
OUT_Q1	IO0.QPOS1
OUT_Q2	IO0.QNEG0, IO1.QPOS0
OUT_Q3	IO0.QNEG1, IO1.QPOS1

Tile IO_S

Cells: 1

Bel IO0

ecp2 IO_S bel IO0
Pin	Direction	Wires
CE	input	IMUX_CE0
CLK	input	IMUX_CLK0
DEL0	input	IMUX_D4
DEL1	input	IMUX_C4
DEL2	input	IMUX_B4
DEL3	input	IMUX_A4
DI	output	OUT_F0
IPOS0	output	OUT_F2
IPOS1	output	OUT_F3
LSR	input	IMUX_LSR0
ONEG0	input	IMUX_D0
ONEG1	input	IMUX_D2
ONEG2	input	IMUX_C0
OPOS0	input	IMUX_B0
OPOS1	input	IMUX_B1
OPOS2	input	IMUX_A0
QNEG0	output	OUT_Q2
QNEG1	output	OUT_Q3
QPOS0	output	OUT_Q0
QPOS1	output	OUT_Q1
TD	input	IMUX_A2

Bel IO1

ecp2 IO_S bel IO1
Pin	Direction	Wires
CE	input	IMUX_CE1
CLK	input	IMUX_CLK1
DEL0	input	IMUX_D5
DEL1	input	IMUX_C5
DEL2	input	IMUX_B5
DEL3	input	IMUX_A5
DI	output	OUT_F1
IPOS0	output	OUT_F4
IPOS1	output	OUT_F5
LSR	input	IMUX_LSR1
ONEG0	input	IMUX_C0
ONEG1	input	IMUX_C2
OPOS0	input	IMUX_A0
OPOS1	input	IMUX_A1
QPOS0	output	OUT_Q2
QPOS1	output	OUT_Q3
TD	input	IMUX_A3

Bel wires

ecp2 IO_S bel wires
Wire	Pins
IMUX_A0	IO0.OPOS2, IO1.OPOS0
IMUX_A1	IO1.OPOS1
IMUX_A2	IO0.TD
IMUX_A3	IO1.TD
IMUX_A4	IO0.DEL3
IMUX_A5	IO1.DEL3
IMUX_B0	IO0.OPOS0
IMUX_B1	IO0.OPOS1
IMUX_B4	IO0.DEL2
IMUX_B5	IO1.DEL2
IMUX_C0	IO0.ONEG2, IO1.ONEG0
IMUX_C2	IO1.ONEG1
IMUX_C4	IO0.DEL1
IMUX_C5	IO1.DEL1
IMUX_D0	IO0.ONEG0
IMUX_D2	IO0.ONEG1
IMUX_D4	IO0.DEL0
IMUX_D5	IO1.DEL0
IMUX_CLK0	IO0.CLK
IMUX_CLK1	IO1.CLK
IMUX_LSR0	IO0.LSR
IMUX_LSR1	IO1.LSR
IMUX_CE0	IO0.CE
IMUX_CE1	IO1.CE
OUT_F0	IO0.DI
OUT_F1	IO1.DI
OUT_F2	IO0.IPOS0
OUT_F3	IO0.IPOS1
OUT_F4	IO1.IPOS0
OUT_F5	IO1.IPOS1
OUT_Q0	IO0.QPOS0
OUT_Q1	IO0.QPOS1
OUT_Q2	IO0.QNEG0, IO1.QPOS0
OUT_Q3	IO0.QNEG1, IO1.QPOS1

Tile IO_N

Cells: 1

Bel IO0

ecp2 IO_N bel IO0
Pin	Direction	Wires
CE	input	IMUX_CE0
CLK	input	IMUX_CLK0
DEL0	input	IMUX_D4
DEL1	input	IMUX_C4
DEL2	input	IMUX_B4
DEL3	input	IMUX_A4
DI	output	OUT_F0
IPOS0	output	OUT_F2
IPOS1	output	OUT_F3
LSR	input	IMUX_LSR0
ONEG0	input	IMUX_D0
ONEG1	input	IMUX_D2
ONEG2	input	IMUX_C0
OPOS0	input	IMUX_B0
OPOS1	input	IMUX_B1
OPOS2	input	IMUX_A0
QNEG0	output	OUT_Q2
QNEG1	output	OUT_Q3
QPOS0	output	OUT_Q0
QPOS1	output	OUT_Q1
TD	input	IMUX_A2

Bel IO1

ecp2 IO_N bel IO1
Pin	Direction	Wires
CE	input	IMUX_CE1
CLK	input	IMUX_CLK1
DEL0	input	IMUX_D5
DEL1	input	IMUX_C5
DEL2	input	IMUX_B5
DEL3	input	IMUX_A5
DI	output	OUT_F1
IPOS0	output	OUT_F4
IPOS1	output	OUT_F5
LSR	input	IMUX_LSR1
ONEG0	input	IMUX_C0
ONEG1	input	IMUX_C2
OPOS0	input	IMUX_A0
OPOS1	input	IMUX_A1
QPOS0	output	OUT_Q2
QPOS1	output	OUT_Q3
TD	input	IMUX_A3

Bel wires

ecp2 IO_N bel wires
Wire	Pins
IMUX_A0	IO0.OPOS2, IO1.OPOS0
IMUX_A1	IO1.OPOS1
IMUX_A2	IO0.TD
IMUX_A3	IO1.TD
IMUX_A4	IO0.DEL3
IMUX_A5	IO1.DEL3
IMUX_B0	IO0.OPOS0
IMUX_B1	IO0.OPOS1
IMUX_B4	IO0.DEL2
IMUX_B5	IO1.DEL2
IMUX_C0	IO0.ONEG2, IO1.ONEG0
IMUX_C2	IO1.ONEG1
IMUX_C4	IO0.DEL1
IMUX_C5	IO1.DEL1
IMUX_D0	IO0.ONEG0
IMUX_D2	IO0.ONEG1
IMUX_D4	IO0.DEL0
IMUX_D5	IO1.DEL0
IMUX_CLK0	IO0.CLK
IMUX_CLK1	IO1.CLK
IMUX_LSR0	IO0.LSR
IMUX_LSR1	IO1.LSR
IMUX_CE0	IO0.CE
IMUX_CE1	IO1.CE
OUT_F0	IO0.DI
OUT_F1	IO1.DI
OUT_F2	IO0.IPOS0
OUT_F3	IO0.IPOS1
OUT_F4	IO1.IPOS0
OUT_F5	IO1.IPOS1
OUT_Q0	IO0.QPOS0
OUT_Q1	IO0.QPOS1
OUT_Q2	IO0.QNEG0, IO1.QPOS0
OUT_Q3	IO0.QNEG1, IO1.QPOS1

Tile DQS_W

Cells: 1

Bel DQS0

ecp2 DQS_W bel DQS0
Pin	Direction	Wires
CLK	input	IMUX_CLK0
DATAVALID	output	OUT_Q4
DDRCLKPOL	output	OUT_F7
PRMBDET	output	OUT_F6
READ	input	IMUX_B2

Bel wires

ecp2 DQS_W bel wires
Wire	Pins
IMUX_B2	DQS0.READ
IMUX_CLK0	DQS0.CLK
OUT_F6	DQS0.PRMBDET
OUT_F7	DQS0.DDRCLKPOL
OUT_Q4	DQS0.DATAVALID

Tile DQS_E

Cells: 1

Bel DQS0

ecp2 DQS_E bel DQS0
Pin	Direction	Wires
CLK	input	IMUX_CLK0
DATAVALID	output	OUT_Q4
DDRCLKPOL	output	OUT_F7
PRMBDET	output	OUT_F6
READ	input	IMUX_B2

Bel wires

ecp2 DQS_E bel wires
Wire	Pins
IMUX_B2	DQS0.READ
IMUX_CLK0	DQS0.CLK
OUT_F6	DQS0.PRMBDET
OUT_F7	DQS0.DDRCLKPOL
OUT_Q4	DQS0.DATAVALID

Tile DQS_S

Cells: 1

Bel DQS0

ecp2 DQS_S bel DQS0
Pin	Direction	Wires
CLK	input	IMUX_CLK0
DATAVALID	output	OUT_Q4
DDRCLKPOL	output	OUT_F7
PRMBDET	output	OUT_F6
READ	input	IMUX_B2

Bel wires

ecp2 DQS_S bel wires
Wire	Pins
IMUX_B2	DQS0.READ
IMUX_CLK0	DQS0.CLK
OUT_F6	DQS0.PRMBDET
OUT_F7	DQS0.DDRCLKPOL
OUT_Q4	DQS0.DATAVALID