Keyboard shortcuts

Press ← or → to navigate between chapters

Press ? to show this help

Press Esc to hide this help

Clock interconnect

Tile CLK_ROOT_0PLL

Cells: 6

Bel CLK_ROOT

machxo CLK_ROOT_0PLL bel CLK_ROOT
PinDirectionWires
CIBCLK00inputTCELL5:IMUX_A2
CIBCLK01inputTCELL5:IMUX_B2
CIBCLK02inputTCELL5:IMUX_C2
CIBCLK03inputTCELL5:IMUX_D2
CIBCLK10inputTCELL4:IMUX_A2
CIBCLK11inputTCELL4:IMUX_B2
CIBCLK12inputTCELL4:IMUX_C2
CIBCLK13inputTCELL4:IMUX_D2
CIBCLK20inputTCELL3:IMUX_A2
CIBCLK21inputTCELL3:IMUX_B2
CIBCLK22inputTCELL3:IMUX_C2
CIBCLK23inputTCELL3:IMUX_D2
CIBCTL00inputTCELL2:IMUX_A2
CIBCTL01inputTCELL2:IMUX_B2
CIBCTL02inputTCELL2:IMUX_C2
CIBCTL03inputTCELL2:IMUX_D2
CIBCTL10inputTCELL1:IMUX_A2
CIBCTL11inputTCELL1:IMUX_B2
CIBCTL12inputTCELL1:IMUX_C2
CIBCTL13inputTCELL1:IMUX_D2
CIBCTL20inputTCELL0:IMUX_A2
CIBCTL21inputTCELL0:IMUX_B2
CIBCTL22inputTCELL0:IMUX_C2
CIBCTL23inputTCELL0:IMUX_D2
PCLK0inputTCELL0:PCLK0
PCLK1inputTCELL0:PCLK1
PCLK2inputTCELL0:PCLK2
PCLK3inputTCELL0:PCLK3
SCLK0inputTCELL0:SCLK0
SCLK1inputTCELL0:SCLK1
SCLK2inputTCELL0:SCLK2
SCLK3inputTCELL0:SCLK3

Bel wires

machxo CLK_ROOT_0PLL bel wires
WirePins
TCELL0:PCLK0CLK_ROOT.PCLK0
TCELL0:PCLK1CLK_ROOT.PCLK1
TCELL0:PCLK2CLK_ROOT.PCLK2
TCELL0:PCLK3CLK_ROOT.PCLK3
TCELL0:SCLK0CLK_ROOT.SCLK0
TCELL0:SCLK1CLK_ROOT.SCLK1
TCELL0:SCLK2CLK_ROOT.SCLK2
TCELL0:SCLK3CLK_ROOT.SCLK3
TCELL0:IMUX_A2CLK_ROOT.CIBCTL20
TCELL0:IMUX_B2CLK_ROOT.CIBCTL21
TCELL0:IMUX_C2CLK_ROOT.CIBCTL22
TCELL0:IMUX_D2CLK_ROOT.CIBCTL23
TCELL1:IMUX_A2CLK_ROOT.CIBCTL10
TCELL1:IMUX_B2CLK_ROOT.CIBCTL11
TCELL1:IMUX_C2CLK_ROOT.CIBCTL12
TCELL1:IMUX_D2CLK_ROOT.CIBCTL13
TCELL2:IMUX_A2CLK_ROOT.CIBCTL00
TCELL2:IMUX_B2CLK_ROOT.CIBCTL01
TCELL2:IMUX_C2CLK_ROOT.CIBCTL02
TCELL2:IMUX_D2CLK_ROOT.CIBCTL03
TCELL3:IMUX_A2CLK_ROOT.CIBCLK20
TCELL3:IMUX_B2CLK_ROOT.CIBCLK21
TCELL3:IMUX_C2CLK_ROOT.CIBCLK22
TCELL3:IMUX_D2CLK_ROOT.CIBCLK23
TCELL4:IMUX_A2CLK_ROOT.CIBCLK10
TCELL4:IMUX_B2CLK_ROOT.CIBCLK11
TCELL4:IMUX_C2CLK_ROOT.CIBCLK12
TCELL4:IMUX_D2CLK_ROOT.CIBCLK13
TCELL5:IMUX_A2CLK_ROOT.CIBCLK00
TCELL5:IMUX_B2CLK_ROOT.CIBCLK01
TCELL5:IMUX_C2CLK_ROOT.CIBCLK02
TCELL5:IMUX_D2CLK_ROOT.CIBCLK03

Tile CLK_ROOT_1PLL

Cells: 6

Bel CLK_ROOT

machxo CLK_ROOT_1PLL bel CLK_ROOT
PinDirectionWires
CIBCLK00inputTCELL5:IMUX_A6
CIBCLK01inputTCELL5:IMUX_B6
CIBCLK02inputTCELL5:IMUX_C6
CIBCLK10inputTCELL4:IMUX_A6
CIBCLK11inputTCELL4:IMUX_B6
CIBCLK12inputTCELL4:IMUX_C6
CIBCLK20inputTCELL3:IMUX_A6
CIBCLK21inputTCELL3:IMUX_B6
CIBCLK22inputTCELL3:IMUX_C6
CIBCTL00inputTCELL2:IMUX_A6
CIBCTL01inputTCELL2:IMUX_B6
CIBCTL02inputTCELL2:IMUX_C6
CIBCTL03inputTCELL2:IMUX_D6
CIBCTL10inputTCELL1:IMUX_A6
CIBCTL11inputTCELL1:IMUX_B6
CIBCTL12inputTCELL1:IMUX_C6
CIBCTL13inputTCELL1:IMUX_D6
CIBCTL20inputTCELL0:IMUX_A6
CIBCTL21inputTCELL0:IMUX_B6
CIBCTL22inputTCELL0:IMUX_C6
CIBCTL23inputTCELL0:IMUX_D6
PCLK0inputTCELL0:PCLK0
PCLK1inputTCELL0:PCLK1
PCLK2inputTCELL0:PCLK2
PCLK3inputTCELL0:PCLK3
SCLK0inputTCELL0:SCLK0
SCLK1inputTCELL0:SCLK1
SCLK2inputTCELL0:SCLK2
SCLK3inputTCELL0:SCLK3

Bel wires

machxo CLK_ROOT_1PLL bel wires
WirePins
TCELL0:PCLK0CLK_ROOT.PCLK0
TCELL0:PCLK1CLK_ROOT.PCLK1
TCELL0:PCLK2CLK_ROOT.PCLK2
TCELL0:PCLK3CLK_ROOT.PCLK3
TCELL0:SCLK0CLK_ROOT.SCLK0
TCELL0:SCLK1CLK_ROOT.SCLK1
TCELL0:SCLK2CLK_ROOT.SCLK2
TCELL0:SCLK3CLK_ROOT.SCLK3
TCELL0:IMUX_A6CLK_ROOT.CIBCTL20
TCELL0:IMUX_B6CLK_ROOT.CIBCTL21
TCELL0:IMUX_C6CLK_ROOT.CIBCTL22
TCELL0:IMUX_D6CLK_ROOT.CIBCTL23
TCELL1:IMUX_A6CLK_ROOT.CIBCTL10
TCELL1:IMUX_B6CLK_ROOT.CIBCTL11
TCELL1:IMUX_C6CLK_ROOT.CIBCTL12
TCELL1:IMUX_D6CLK_ROOT.CIBCTL13
TCELL2:IMUX_A6CLK_ROOT.CIBCTL00
TCELL2:IMUX_B6CLK_ROOT.CIBCTL01
TCELL2:IMUX_C6CLK_ROOT.CIBCTL02
TCELL2:IMUX_D6CLK_ROOT.CIBCTL03
TCELL3:IMUX_A6CLK_ROOT.CIBCLK20
TCELL3:IMUX_B6CLK_ROOT.CIBCLK21
TCELL3:IMUX_C6CLK_ROOT.CIBCLK22
TCELL4:IMUX_A6CLK_ROOT.CIBCLK10
TCELL4:IMUX_B6CLK_ROOT.CIBCLK11
TCELL4:IMUX_C6CLK_ROOT.CIBCLK12
TCELL5:IMUX_A6CLK_ROOT.CIBCLK00
TCELL5:IMUX_B6CLK_ROOT.CIBCLK01
TCELL5:IMUX_C6CLK_ROOT.CIBCLK02

Tile CLK_ROOT_2PLL

Cells: 6

Bel CLK_ROOT

machxo CLK_ROOT_2PLL bel CLK_ROOT
PinDirectionWires
CIBCLK00inputTCELL5:IMUX_A6
CIBCLK01inputTCELL5:IMUX_B6
CIBCLK10inputTCELL4:IMUX_A6
CIBCLK11inputTCELL4:IMUX_B6
CIBCLK20inputTCELL3:IMUX_A6
CIBCLK21inputTCELL3:IMUX_B6
CIBCTL00inputTCELL2:IMUX_A6
CIBCTL01inputTCELL2:IMUX_B6
CIBCTL02inputTCELL2:IMUX_C6
CIBCTL03inputTCELL2:IMUX_D6
CIBCTL10inputTCELL1:IMUX_A6
CIBCTL11inputTCELL1:IMUX_B6
CIBCTL12inputTCELL1:IMUX_C6
CIBCTL13inputTCELL1:IMUX_D6
CIBCTL20inputTCELL0:IMUX_A6
CIBCTL21inputTCELL0:IMUX_B6
CIBCTL22inputTCELL0:IMUX_C6
CIBCTL23inputTCELL0:IMUX_D6
PCLK0inputTCELL0:PCLK0
PCLK1inputTCELL0:PCLK1
PCLK2inputTCELL0:PCLK2
PCLK3inputTCELL0:PCLK3
SCLK0inputTCELL0:SCLK0
SCLK1inputTCELL0:SCLK1
SCLK2inputTCELL0:SCLK2
SCLK3inputTCELL0:SCLK3

Bel wires

machxo CLK_ROOT_2PLL bel wires
WirePins
TCELL0:PCLK0CLK_ROOT.PCLK0
TCELL0:PCLK1CLK_ROOT.PCLK1
TCELL0:PCLK2CLK_ROOT.PCLK2
TCELL0:PCLK3CLK_ROOT.PCLK3
TCELL0:SCLK0CLK_ROOT.SCLK0
TCELL0:SCLK1CLK_ROOT.SCLK1
TCELL0:SCLK2CLK_ROOT.SCLK2
TCELL0:SCLK3CLK_ROOT.SCLK3
TCELL0:IMUX_A6CLK_ROOT.CIBCTL20
TCELL0:IMUX_B6CLK_ROOT.CIBCTL21
TCELL0:IMUX_C6CLK_ROOT.CIBCTL22
TCELL0:IMUX_D6CLK_ROOT.CIBCTL23
TCELL1:IMUX_A6CLK_ROOT.CIBCTL10
TCELL1:IMUX_B6CLK_ROOT.CIBCTL11
TCELL1:IMUX_C6CLK_ROOT.CIBCTL12
TCELL1:IMUX_D6CLK_ROOT.CIBCTL13
TCELL2:IMUX_A6CLK_ROOT.CIBCTL00
TCELL2:IMUX_B6CLK_ROOT.CIBCTL01
TCELL2:IMUX_C6CLK_ROOT.CIBCTL02
TCELL2:IMUX_D6CLK_ROOT.CIBCTL03
TCELL3:IMUX_A6CLK_ROOT.CIBCLK20
TCELL3:IMUX_B6CLK_ROOT.CIBCLK21
TCELL4:IMUX_A6CLK_ROOT.CIBCLK10
TCELL4:IMUX_B6CLK_ROOT.CIBCLK11
TCELL5:IMUX_A6CLK_ROOT.CIBCLK00
TCELL5:IMUX_B6CLK_ROOT.CIBCLK01