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Clock interconnect

Tile CLKB

Cells: 3

Switchbox GCLK_INT

virtex CLKB switchbox GCLK_INT
DestinationSourceKind
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TCELL0_CLK.OUT.BUFGCE.O1mux
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TCELL0_CLK.OUT.CLKPAD1mux
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TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
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TCELL0_CLK.OUT.BUFGCE.O1mux
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TCELL0_CLK.OUT.CLKPAD1mux
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TCELL1_DLL.OUT.CLK90mux
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TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
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TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_LH.0TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
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TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_LH.3TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
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TCELL1_DLL.OUT.CLKDVmux
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TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_LH.6TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_LH.9TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
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TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
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TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
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TCELL0_CLK.IMUX.BUFGCE.CLK0TCELL0_HEX.H0.3mux
TCELL0_HEX.H0.2mux
TCELL0_HEX.H0.1mux
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TCELL0_HEX.H1.3mux
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TCELL0_HEX.H1.1mux
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TCELL0_HEX.H1.5mux
TCELL0_HEX.H1.6mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
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TCELL2_DLL.OUT.CLK180mux
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TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL0_CLK.IMUX.BUFGCE.CLK1TCELL0_HEX.H0.3mux
TCELL0_HEX.H0.2mux
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TCELL0_HEX.H1.3mux
TCELL0_HEX.H1.2mux
TCELL0_HEX.H1.1mux
TCELL0_HEX.H1.4mux
TCELL0_HEX.H1.5mux
TCELL0_HEX.H1.6mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
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TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
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TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL0_CLK.IMUX.BUFGCE.CE0TCELL0_HEX.H2.3mux
TCELL0_HEX.H2.2mux
TCELL0_HEX.H2.1mux
TCELL0_HEX.H2.4mux
TCELL0_HEX.H2.5mux
TCELL0_HEX.H2.6mux
TCELL0_HEX.H3.3mux
TCELL0_HEX.H3.2mux
TCELL0_HEX.H3.1mux
TCELL0_HEX.H3.4mux
TCELL0_HEX.H3.5mux
TCELL0_HEX.H3.6mux
TCELL0_CLK.IMUX.BUFGCE.CE1TCELL0_HEX.H2.3mux
TCELL0_HEX.H2.2mux
TCELL0_HEX.H2.1mux
TCELL0_HEX.H2.4mux
TCELL0_HEX.H2.5mux
TCELL0_HEX.H2.6mux
TCELL0_HEX.H3.3mux
TCELL0_HEX.H3.2mux
TCELL0_HEX.H3.1mux
TCELL0_HEX.H3.4mux
TCELL0_HEX.H3.5mux
TCELL0_HEX.H3.6mux

Bel GCLK_IO0

virtex CLKB bel GCLK_IO0
PinDirectionWires
GCLKOUToutputTCELL0:CLK.OUT.CLKPAD0

Bel GCLK_IO1

virtex CLKB bel GCLK_IO1
PinDirectionWires
GCLKOUToutputTCELL0:CLK.OUT.CLKPAD1

Bel BUFG0

virtex CLKB bel BUFG0
PinDirectionWires
CEinputTCELL0:CLK.IMUX.BUFGCE.CE0
INinputTCELL0:CLK.IMUX.BUFGCE.CLK0
OUToutputTCELL0:CLK.OUT.BUFGCE.O0

Bel BUFG1

virtex CLKB bel BUFG1
PinDirectionWires
CEinputTCELL0:CLK.IMUX.BUFGCE.CE1
INinputTCELL0:CLK.IMUX.BUFGCE.CLK1
OUToutputTCELL0:CLK.OUT.BUFGCE.O1

Bel wires

virtex CLKB bel wires
WirePins
TCELL0:CLK.IMUX.BUFGCE.CLK0BUFG0.IN
TCELL0:CLK.IMUX.BUFGCE.CLK1BUFG1.IN
TCELL0:CLK.IMUX.BUFGCE.CE0BUFG0.CE
TCELL0:CLK.IMUX.BUFGCE.CE1BUFG1.CE
TCELL0:CLK.OUT.BUFGCE.O0BUFG0.OUT
TCELL0:CLK.OUT.BUFGCE.O1BUFG1.OUT
TCELL0:CLK.OUT.CLKPAD0GCLK_IO0.GCLKOUT
TCELL0:CLK.OUT.CLKPAD1GCLK_IO1.GCLKOUT

Bitstream

virtex CLKB bittile 0
BitFrame
0 1 2 3 4 5 6 7
17 GCLK_INT:MUX.0.HEX.H0.1[1] GCLK_INT:MUX.0.HEX.H0.1[0] GCLK_INT:MUX.0.HEX.H0.1[2] GCLK_INT:MUX.0.HEX.H0.1[3] GCLK_INT:MUX.0.HEX.H0.1[4] GCLK_INT:MUX.0.HEX.H0.1[6] GCLK_INT:MUX.0.HEX.H0.1[5] ~GCLK_INT:DRIVE.0.HEX.H0.1
16 GCLK_INT:MUX.0.HEX.H1.1[1] GCLK_INT:MUX.0.HEX.H1.1[0] GCLK_INT:MUX.0.HEX.H1.1[2] GCLK_INT:MUX.0.HEX.H1.1[3] GCLK_INT:MUX.0.HEX.H1.1[4] GCLK_INT:MUX.0.HEX.H1.1[6] GCLK_INT:MUX.0.HEX.H1.1[5] ~GCLK_INT:DRIVE.0.HEX.H1.1
15 GCLK_INT:MUX.0.HEX.H2.1[1] GCLK_INT:MUX.0.HEX.H2.1[0] GCLK_INT:MUX.0.HEX.H2.1[2] GCLK_INT:MUX.0.HEX.H2.1[3] GCLK_INT:MUX.0.HEX.H2.1[4] GCLK_INT:MUX.0.HEX.H2.1[6] GCLK_INT:MUX.0.HEX.H2.1[5] ~GCLK_INT:DRIVE.0.HEX.H2.1
14 GCLK_INT:MUX.0.HEX.H3.1[1] GCLK_INT:MUX.0.HEX.H3.1[0] GCLK_INT:MUX.0.HEX.H3.1[2] GCLK_INT:MUX.0.HEX.H3.1[3] GCLK_INT:MUX.0.HEX.H3.1[4] GCLK_INT:MUX.0.HEX.H3.1[6] GCLK_INT:MUX.0.HEX.H3.1[5] ~GCLK_INT:DRIVE.0.HEX.H3.1
13 GCLK_INT:MUX.0.HEX.H0.6[1] GCLK_INT:MUX.0.HEX.H0.6[0] GCLK_INT:MUX.0.HEX.H0.6[2] GCLK_INT:MUX.0.HEX.H0.6[3] GCLK_INT:MUX.0.HEX.H0.6[4] GCLK_INT:MUX.0.HEX.H0.6[6] GCLK_INT:MUX.0.HEX.H0.6[5] ~GCLK_INT:DRIVE.0.HEX.H0.6
12 GCLK_INT:MUX.0.HEX.H1.6[1] GCLK_INT:MUX.0.HEX.H1.6[0] GCLK_INT:MUX.0.HEX.H1.6[2] GCLK_INT:MUX.0.HEX.H1.6[3] GCLK_INT:MUX.0.HEX.H1.6[4] GCLK_INT:MUX.0.HEX.H1.6[6] GCLK_INT:MUX.0.HEX.H1.6[5] ~GCLK_INT:DRIVE.0.HEX.H1.6
11 GCLK_INT:MUX.0.HEX.H2.6[1] GCLK_INT:MUX.0.HEX.H2.6[0] GCLK_INT:MUX.0.HEX.H2.6[2] GCLK_INT:MUX.0.HEX.H2.6[3] GCLK_INT:MUX.0.HEX.H2.6[4] GCLK_INT:MUX.0.HEX.H2.6[6] GCLK_INT:MUX.0.HEX.H2.6[5] ~GCLK_INT:DRIVE.0.HEX.H2.6
10 GCLK_INT:MUX.0.HEX.H3.6[1] GCLK_INT:MUX.0.HEX.H3.6[0] GCLK_INT:MUX.0.HEX.H3.6[2] GCLK_INT:MUX.0.HEX.H3.6[3] GCLK_INT:MUX.0.HEX.H3.6[4] GCLK_INT:MUX.0.HEX.H3.6[6] GCLK_INT:MUX.0.HEX.H3.6[5] ~GCLK_INT:DRIVE.0.HEX.H3.6
9 GCLK_INT:MUX.0.LH.9[0] GCLK_INT:MUX.0.LH.9[4] GCLK_INT:MUX.0.LH.9[3] GCLK_INT:MUX.0.LH.9[2] GCLK_INT:MUX.0.LH.9[1] GCLK_INT:MUX.0.LH.9[6] GCLK_INT:MUX.0.LH.9[5] GCLK_INT:DRIVE.0.LH.9
8 GCLK_INT:MUX.0.LH.6[0] GCLK_INT:MUX.0.LH.6[4] GCLK_INT:MUX.0.LH.6[3] GCLK_INT:MUX.0.LH.6[2] GCLK_INT:MUX.0.LH.6[1] GCLK_INT:MUX.0.LH.6[6] GCLK_INT:MUX.0.LH.6[5] GCLK_INT:DRIVE.0.LH.6
7 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[1] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[1]
6 GCLK_IO1:DELAY[1] GCLK_IO1:DELAY[2] BUFG0:DISABLE_ATTR BUFG1:DISABLE_ATTR GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[0] GCLK_IO1:DELAY[4] GCLK_IO1:DELAY[3]
5 GCLK_INT:MUX.0.LH.0[0] GCLK_INT:MUX.0.LH.0[4] GCLK_INT:MUX.0.LH.0[3] GCLK_INT:MUX.0.LH.0[2] GCLK_INT:MUX.0.LH.0[1] GCLK_INT:MUX.0.LH.0[6] GCLK_INT:MUX.0.LH.0[5] GCLK_INT:DRIVE.0.LH.0
4 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[6] GCLK_INT:INV.CLK.IMUX.BUFGCE.CE0 GCLK_INT:INV.CLK.IMUX.BUFGCE.CE1
3 GCLK_IO0:DELAY[0] GCLK_IO0:DELAY[1] GCLK_IO0:DELAY[2] GCLK_IO0:DELAY[3] GCLK_IO0:DELAY[4] GCLK_IO1:DELAY[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[1] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[1]
2 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[9] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[7] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[4]
1 GCLK_INT:MUX.0.LH.3[0] GCLK_INT:MUX.0.LH.3[4] GCLK_INT:MUX.0.LH.3[3] GCLK_INT:MUX.0.LH.3[2] GCLK_INT:MUX.0.LH.3[1] GCLK_INT:MUX.0.LH.3[6] GCLK_INT:MUX.0.LH.3[5] GCLK_INT:DRIVE.0.LH.3
0 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[9] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[7] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[8] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[8]
virtex CLKB bittile 1
BitFrame
0 1
2 GCLK_IO1:IBUF[0] GCLK_IO1:IBUF[1]
1 - -
0 GCLK_IO0:IBUF[0] GCLK_IO0:IBUF[1]
BUFG0:DISABLE_ATTR 0.2.6
BUFG1:DISABLE_ATTR 0.3.6
GCLK_INT:DRIVE.0.LH.0 0.7.5
GCLK_INT:DRIVE.0.LH.3 0.7.1
GCLK_INT:DRIVE.0.LH.6 0.7.8
GCLK_INT:DRIVE.0.LH.9 0.7.9
GCLK_INT:INV.CLK.IMUX.BUFGCE.CE0 0.6.4
GCLK_INT:INV.CLK.IMUX.BUFGCE.CE1 0.7.4
non-inverted [0]
GCLK_INT:DRIVE.0.HEX.H0.1 0.7.17
GCLK_INT:DRIVE.0.HEX.H0.6 0.7.13
GCLK_INT:DRIVE.0.HEX.H1.1 0.7.16
GCLK_INT:DRIVE.0.HEX.H1.6 0.7.12
GCLK_INT:DRIVE.0.HEX.H2.1 0.7.15
GCLK_INT:DRIVE.0.HEX.H2.6 0.7.11
GCLK_INT:DRIVE.0.HEX.H3.1 0.7.14
GCLK_INT:DRIVE.0.HEX.H3.6 0.7.10
inverted ~[0]
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0 0.5.4 0.3.4 0.2.4 0.1.4 0.6.7 0.7.7 0.0.4
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1 0.4.4 0.5.7 0.4.7 0.3.7 0.0.7 0.1.7 0.2.7
NONE 0 0 0 0 0 0 0
0.HEX.H2.3 0 0 0 0 0 0 1
0.HEX.H2.2 0 0 0 0 0 1 0
0.HEX.H2.1 0 0 0 0 1 0 0
0.HEX.H2.4 0 0 0 1 0 0 0
0.HEX.H2.5 0 0 1 0 0 0 0
0.HEX.H2.6 0 1 0 0 0 0 0
0.HEX.H3.3 1 0 0 0 0 0 1
0.HEX.H3.2 1 0 0 0 0 1 0
0.HEX.H3.1 1 0 0 0 1 0 0
0.HEX.H3.4 1 0 0 1 0 0 0
0.HEX.H3.5 1 0 1 0 0 0 0
0.HEX.H3.6 1 1 0 0 0 0 0
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0 0.1.2 0.6.0 0.2.2 0.4.2 0.5.2 0.0.2 0.3.2 0.6.2 0.6.3 0.4.6
0.CLK.OUT.CLKPAD1 0 0 0 0 0 0 0 0 0 0
0.CLK.OUT.CLKPAD0 0 0 0 0 0 0 0 0 0 1
NONE 0 0 0 0 0 0 0 0 1 1
1.DLL.OUT.CLK0 0 0 0 0 0 0 0 1 1 0
0.HEX.H0.3 0 0 0 0 0 0 0 1 1 1
2.DLL.OUT.CLK2X 0 0 0 0 0 0 1 0 1 0
0.HEX.H0.2 0 0 0 0 0 0 1 0 1 1
2.DLL.OUT.CLK270 0 0 0 0 0 1 0 0 1 0
0.HEX.H0.1 0 0 0 0 0 1 0 0 1 1
2.DLL.OUT.CLK0 0 0 0 0 1 0 0 0 1 0
0.HEX.H0.4 0 0 0 0 1 0 0 0 1 1
2.DLL.OUT.CLK90 0 0 0 1 0 0 0 0 1 0
0.HEX.H0.5 0 0 0 1 0 0 0 0 1 1
1.DLL.OUT.CLKDV 0 0 1 0 0 0 0 0 1 0
0.HEX.H0.6 0 0 1 0 0 0 0 0 1 1
1.DLL.OUT.CLK2X 0 1 0 0 0 0 0 1 1 0
0.HEX.H1.2 0 1 0 0 0 0 0 1 1 1
2.DLL.OUT.CLK180 0 1 0 0 0 0 1 0 1 0
0.HEX.H1.5 0 1 0 0 0 0 1 0 1 1
1.DLL.OUT.CLK270 0 1 0 0 0 1 0 0 1 0
1.DLL.OUT.CLK2X90 0 1 0 0 1 0 0 0 1 0
0.HEX.H1.3 0 1 0 0 1 0 0 0 1 1
2.DLL.OUT.CLK2X90 0 1 0 1 0 0 0 0 1 0
0.HEX.H1.4 0 1 0 1 0 0 0 0 1 1
1.DLL.OUT.CLK90 0 1 1 0 0 0 0 0 1 0
0.HEX.H1.1 0 1 1 0 0 0 0 0 1 1
2.DLL.OUT.CLKDV 1 0 0 0 0 0 0 0 1 0
1.DLL.OUT.CLK180 1 1 0 0 0 0 0 0 1 0
0.HEX.H1.6 1 1 0 0 0 0 0 0 1 1
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1 0.0.0 0.7.0 0.1.0 0.3.0 0.4.0 0.7.2 0.2.0 0.5.0 0.7.3 0.5.6
0.CLK.OUT.CLKPAD0 0 0 0 0 0 0 0 0 0 0
0.CLK.OUT.CLKPAD1 0 0 0 0 0 0 0 0 0 1
NONE 0 0 0 0 0 0 0 0 1 1
1.DLL.OUT.CLK0 0 0 0 0 0 0 0 1 1 0
0.HEX.H0.3 0 0 0 0 0 0 0 1 1 1
2.DLL.OUT.CLK2X 0 0 0 0 0 0 1 0 1 0
0.HEX.H0.2 0 0 0 0 0 0 1 0 1 1
2.DLL.OUT.CLK270 0 0 0 0 0 1 0 0 1 0
0.HEX.H0.1 0 0 0 0 0 1 0 0 1 1
2.DLL.OUT.CLK0 0 0 0 0 1 0 0 0 1 0
0.HEX.H0.4 0 0 0 0 1 0 0 0 1 1
2.DLL.OUT.CLK90 0 0 0 1 0 0 0 0 1 0
0.HEX.H0.5 0 0 0 1 0 0 0 0 1 1
1.DLL.OUT.CLKDV 0 0 1 0 0 0 0 0 1 0
0.HEX.H0.6 0 0 1 0 0 0 0 0 1 1
1.DLL.OUT.CLK2X 0 1 0 0 0 0 0 1 1 0
0.HEX.H1.2 0 1 0 0 0 0 0 1 1 1
2.DLL.OUT.CLK180 0 1 0 0 0 0 1 0 1 0
0.HEX.H1.5 0 1 0 0 0 0 1 0 1 1
1.DLL.OUT.CLK270 0 1 0 0 0 1 0 0 1 0
1.DLL.OUT.CLK2X90 0 1 0 0 1 0 0 0 1 0
0.HEX.H1.3 0 1 0 0 1 0 0 0 1 1
2.DLL.OUT.CLK2X90 0 1 0 1 0 0 0 0 1 0
0.HEX.H1.4 0 1 0 1 0 0 0 0 1 1
1.DLL.OUT.CLK90 0 1 1 0 0 0 0 0 1 0
0.HEX.H1.1 0 1 1 0 0 0 0 0 1 1
2.DLL.OUT.CLKDV 1 0 0 0 0 0 0 0 1 0
1.DLL.OUT.CLK180 1 1 0 0 0 0 0 0 1 0
0.HEX.H1.6 1 1 0 0 0 0 0 0 1 1
GCLK_INT:MUX.0.HEX.H0.1 0.5.17 0.6.17 0.4.17 0.3.17 0.2.17 0.0.17 0.1.17
GCLK_INT:MUX.0.HEX.H0.6 0.5.13 0.6.13 0.4.13 0.3.13 0.2.13 0.0.13 0.1.13
GCLK_INT:MUX.0.HEX.H1.1 0.5.16 0.6.16 0.4.16 0.3.16 0.2.16 0.0.16 0.1.16
GCLK_INT:MUX.0.HEX.H1.6 0.5.12 0.6.12 0.4.12 0.3.12 0.2.12 0.0.12 0.1.12
GCLK_INT:MUX.0.HEX.H2.1 0.5.15 0.6.15 0.4.15 0.3.15 0.2.15 0.0.15 0.1.15
GCLK_INT:MUX.0.HEX.H2.6 0.5.11 0.6.11 0.4.11 0.3.11 0.2.11 0.0.11 0.1.11
GCLK_INT:MUX.0.HEX.H3.1 0.5.14 0.6.14 0.4.14 0.3.14 0.2.14 0.0.14 0.1.14
GCLK_INT:MUX.0.HEX.H3.6 0.5.10 0.6.10 0.4.10 0.3.10 0.2.10 0.0.10 0.1.10
NONE 0 0 0 0 0 0 0
2.DLL.OUT.LOCKED 0 0 0 0 0 0 1
1.DLL.OUT.LOCKED 0 0 0 0 0 1 0
0.CLK.OUT.CLKPAD1 0 0 0 0 1 0 0
2.DLL.OUT.CLK0 0 0 0 1 0 0 0
2.DLL.OUT.CLKDV 0 0 1 0 0 0 0
0.CLK.OUT.BUFGCE.O0 0 1 0 0 0 0 1
1.DLL.OUT.CLK2X90 0 1 0 0 0 1 0
2.DLL.OUT.CLK180 0 1 0 0 1 0 0
2.DLL.OUT.CLK270 0 1 0 1 0 0 0
2.DLL.OUT.CLK2X 0 1 1 0 0 0 0
2.DLL.OUT.CLK2X90 1 0 0 0 0 0 1
0.CLK.OUT.BUFGCE.O1 1 0 0 0 0 1 0
1.DLL.OUT.CLK180 1 0 0 0 1 0 0
1.DLL.OUT.CLK0 1 0 0 1 0 0 0
2.DLL.OUT.CLK90 1 0 1 0 0 0 0
1.DLL.OUT.CLK270 1 1 0 0 0 0 1
1.DLL.OUT.CLK2X 1 1 0 0 0 1 0
0.CLK.OUT.CLKPAD0 1 1 0 0 1 0 0
1.DLL.OUT.CLK90 1 1 0 1 0 0 0
1.DLL.OUT.CLKDV 1 1 1 0 0 0 0
GCLK_INT:MUX.0.LH.0 0.5.5 0.6.5 0.1.5 0.2.5 0.3.5 0.4.5 0.0.5
GCLK_INT:MUX.0.LH.3 0.5.1 0.6.1 0.1.1 0.2.1 0.3.1 0.4.1 0.0.1
GCLK_INT:MUX.0.LH.6 0.5.8 0.6.8 0.1.8 0.2.8 0.3.8 0.4.8 0.0.8
GCLK_INT:MUX.0.LH.9 0.5.9 0.6.9 0.1.9 0.2.9 0.3.9 0.4.9 0.0.9
NONE 0 0 0 0 0 0 0
0.CLK.OUT.BUFGCE.O0 0 0 0 0 0 0 1
0.CLK.OUT.BUFGCE.O1 0 0 0 0 0 1 0
0.CLK.OUT.CLKPAD1 0 0 0 0 1 0 0
1.DLL.OUT.CLK2X 0 0 0 1 0 0 0
2.DLL.OUT.CLK2X90 0 0 1 0 0 0 0
1.DLL.OUT.CLK180 0 1 0 0 0 0 1
0.CLK.OUT.CLKPAD0 0 1 0 0 0 1 0
2.DLL.OUT.CLK90 0 1 0 0 1 0 0
2.DLL.OUT.LOCKED 0 1 0 1 0 0 0
1.DLL.OUT.CLK270 0 1 1 0 0 0 0
1.DLL.OUT.LOCKED 1 0 0 0 0 0 1
2.DLL.OUT.CLK180 1 0 0 0 0 1 0
1.DLL.OUT.CLK2X90 1 0 0 0 1 0 0
1.DLL.OUT.CLK0 1 0 0 1 0 0 0
1.DLL.OUT.CLK90 1 0 1 0 0 0 0
2.DLL.OUT.CLKDV 1 1 0 0 0 0 1
2.DLL.OUT.CLK0 1 1 0 0 0 1 0
2.DLL.OUT.CLK2X 1 1 0 0 1 0 0
1.DLL.OUT.CLKDV 1 1 0 1 0 0 0
2.DLL.OUT.CLK270 1 1 1 0 0 0 0
GCLK_IO0:DELAY 0.4.3 0.3.3 0.2.3 0.1.3 0.0.3
GCLK_IO1:DELAY 0.6.6 0.7.6 0.1.6 0.0.6 0.5.3
non-inverted [4] [3] [2] [1] [0]
GCLK_IO0:IBUF 1.1.0 1.0.0
GCLK_IO1:IBUF 1.1.2 1.0.2
CMOS 0 0
VREF_LV 0 1
VREF_HV 1 0
NONE 1 1

Tile CLKB_4DLL

Cells: 5

Switchbox GCLK_INT

virtex CLKB_4DLL switchbox GCLK_INT
DestinationSourceKind
TCELL0_HEX.H0.1TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
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TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
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TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_HEX.H0.6TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
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TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
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TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
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TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
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TCELL0_CLK.OUT.BUFGCE.O1mux
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TCELL0_CLK.OUT.CLKPAD1mux
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TCELL1_DLL.OUT.CLK90mux
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TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
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TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
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TCELL3_DLL.OUT.CLK90mux
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TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
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TCELL3_DLL.OUT.LOCKEDmux
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TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
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TCELL4_DLL.OUT.LOCKEDmux
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TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
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TCELL1_DLL.OUT.CLK90mux
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TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_HEX.H2.1TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
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TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
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TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_HEX.H2.6TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_HEX.H3.1TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
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TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
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TCELL1_DLL.OUT.CLK180mux
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TCELL1_DLL.OUT.CLKDVmux
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TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
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TCELL2_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
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TCELL0_CLK.IMUX.BUFGCE.CE0TCELL0_HEX.H2.3mux
TCELL0_HEX.H2.2mux
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TCELL0_CLK.IMUX.BUFGCE.CE1TCELL0_HEX.H2.3mux
TCELL0_HEX.H2.2mux
TCELL0_HEX.H2.1mux
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TCELL0_HEX.H2.5mux
TCELL0_HEX.H2.6mux
TCELL0_HEX.H3.3mux
TCELL0_HEX.H3.2mux
TCELL0_HEX.H3.1mux
TCELL0_HEX.H3.4mux
TCELL0_HEX.H3.5mux
TCELL0_HEX.H3.6mux

Bel GCLK_IO0

virtex CLKB_4DLL bel GCLK_IO0
PinDirectionWires
GCLKOUToutputTCELL0:CLK.OUT.CLKPAD0

Bel GCLK_IO1

virtex CLKB_4DLL bel GCLK_IO1
PinDirectionWires
GCLKOUToutputTCELL0:CLK.OUT.CLKPAD1

Bel BUFG0

virtex CLKB_4DLL bel BUFG0
PinDirectionWires
CEinputTCELL0:CLK.IMUX.BUFGCE.CE0
INinputTCELL0:CLK.IMUX.BUFGCE.CLK0
OUToutputTCELL0:CLK.OUT.BUFGCE.O0

Bel BUFG1

virtex CLKB_4DLL bel BUFG1
PinDirectionWires
CEinputTCELL0:CLK.IMUX.BUFGCE.CE1
INinputTCELL0:CLK.IMUX.BUFGCE.CLK1
OUToutputTCELL0:CLK.OUT.BUFGCE.O1

Bel IOFB0

virtex CLKB_4DLL bel IOFB0
PinDirectionWires
OoutputTCELL0:CLK.OUT.IOFB0

Bel IOFB1

virtex CLKB_4DLL bel IOFB1
PinDirectionWires
OoutputTCELL0:CLK.OUT.IOFB1

Bel wires

virtex CLKB_4DLL bel wires
WirePins
TCELL0:CLK.IMUX.BUFGCE.CLK0BUFG0.IN
TCELL0:CLK.IMUX.BUFGCE.CLK1BUFG1.IN
TCELL0:CLK.IMUX.BUFGCE.CE0BUFG0.CE
TCELL0:CLK.IMUX.BUFGCE.CE1BUFG1.CE
TCELL0:CLK.OUT.BUFGCE.O0BUFG0.OUT
TCELL0:CLK.OUT.BUFGCE.O1BUFG1.OUT
TCELL0:CLK.OUT.CLKPAD0GCLK_IO0.GCLKOUT
TCELL0:CLK.OUT.CLKPAD1GCLK_IO1.GCLKOUT
TCELL0:CLK.OUT.IOFB0IOFB0.O
TCELL0:CLK.OUT.IOFB1IOFB1.O

Bitstream

virtex CLKB_4DLL bittile 0
BitFrame
0 1 2 3 4 5 6 7
17 GCLK_INT:MUX.0.HEX.H0.1[2] GCLK_INT:MUX.0.HEX.H0.1[3] GCLK_INT:MUX.0.HEX.H0.1[1] GCLK_INT:MUX.0.HEX.H0.1[0] GCLK_INT:MUX.0.HEX.H0.1[5] GCLK_INT:MUX.0.HEX.H0.1[4] - ~GCLK_INT:DRIVE.0.HEX.H0.1
16 GCLK_INT:MUX.0.HEX.H1.1[2] GCLK_INT:MUX.0.HEX.H1.1[3] GCLK_INT:MUX.0.HEX.H1.1[1] GCLK_INT:MUX.0.HEX.H1.1[0] GCLK_INT:MUX.0.HEX.H1.1[5] GCLK_INT:MUX.0.HEX.H1.1[4] - ~GCLK_INT:DRIVE.0.HEX.H1.1
15 GCLK_INT:MUX.0.HEX.H2.1[2] GCLK_INT:MUX.0.HEX.H2.1[3] GCLK_INT:MUX.0.HEX.H2.1[1] GCLK_INT:MUX.0.HEX.H2.1[0] GCLK_INT:MUX.0.HEX.H2.1[5] GCLK_INT:MUX.0.HEX.H2.1[4] - ~GCLK_INT:DRIVE.0.HEX.H2.1
14 GCLK_INT:MUX.0.HEX.H3.1[2] GCLK_INT:MUX.0.HEX.H3.1[3] GCLK_INT:MUX.0.HEX.H3.1[1] GCLK_INT:MUX.0.HEX.H3.1[0] GCLK_INT:MUX.0.HEX.H3.1[5] GCLK_INT:MUX.0.HEX.H3.1[4] - ~GCLK_INT:DRIVE.0.HEX.H3.1
13 GCLK_INT:MUX.0.HEX.H0.6[2] GCLK_INT:MUX.0.HEX.H0.6[3] GCLK_INT:MUX.0.HEX.H0.6[1] GCLK_INT:MUX.0.HEX.H0.6[0] GCLK_INT:MUX.0.HEX.H0.6[5] GCLK_INT:MUX.0.HEX.H0.6[4] - ~GCLK_INT:DRIVE.0.HEX.H0.6
12 GCLK_INT:MUX.0.HEX.H1.6[2] GCLK_INT:MUX.0.HEX.H1.6[3] GCLK_INT:MUX.0.HEX.H1.6[1] GCLK_INT:MUX.0.HEX.H1.6[0] GCLK_INT:MUX.0.HEX.H1.6[5] GCLK_INT:MUX.0.HEX.H1.6[4] - ~GCLK_INT:DRIVE.0.HEX.H1.6
11 GCLK_INT:MUX.0.HEX.H2.6[2] GCLK_INT:MUX.0.HEX.H2.6[3] GCLK_INT:MUX.0.HEX.H2.6[1] GCLK_INT:MUX.0.HEX.H2.6[0] GCLK_INT:MUX.0.HEX.H2.6[5] GCLK_INT:MUX.0.HEX.H2.6[4] - ~GCLK_INT:DRIVE.0.HEX.H2.6
10 GCLK_INT:MUX.0.HEX.H3.6[2] GCLK_INT:MUX.0.HEX.H3.6[3] GCLK_INT:MUX.0.HEX.H3.6[1] GCLK_INT:MUX.0.HEX.H3.6[0] GCLK_INT:MUX.0.HEX.H3.6[5] GCLK_INT:MUX.0.HEX.H3.6[4] - ~GCLK_INT:DRIVE.0.HEX.H3.6
9 GCLK_INT:MUX.0.LH.9[2] GCLK_INT:MUX.0.LH.9[3] GCLK_INT:MUX.0.LH.9[1] GCLK_INT:MUX.0.LH.9[0] GCLK_INT:MUX.0.LH.9[5] GCLK_INT:MUX.0.LH.9[4] - GCLK_INT:DRIVE.0.LH.9
8 GCLK_INT:MUX.0.LH.6[2] GCLK_INT:MUX.0.LH.6[3] GCLK_INT:MUX.0.LH.6[1] GCLK_INT:MUX.0.LH.6[0] GCLK_INT:MUX.0.LH.6[5] GCLK_INT:MUX.0.LH.6[4] - GCLK_INT:DRIVE.0.LH.6
7 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[1] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[1]
6 GCLK_IO1:DELAY[1] GCLK_IO1:DELAY[2] BUFG0:DISABLE_ATTR BUFG1:DISABLE_ATTR GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[0] GCLK_IO1:DELAY[4] GCLK_IO1:DELAY[3]
5 GCLK_INT:MUX.0.LH.0[2] GCLK_INT:MUX.0.LH.0[3] GCLK_INT:MUX.0.LH.0[1] GCLK_INT:MUX.0.LH.0[0] GCLK_INT:MUX.0.LH.0[5] GCLK_INT:MUX.0.LH.0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[2] GCLK_INT:DRIVE.0.LH.0
4 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[6] GCLK_INT:INV.CLK.IMUX.BUFGCE.CE0 GCLK_INT:INV.CLK.IMUX.BUFGCE.CE1
3 GCLK_IO0:DELAY[0] GCLK_IO0:DELAY[1] GCLK_IO0:DELAY[2] GCLK_IO0:DELAY[3] GCLK_IO0:DELAY[4] GCLK_IO1:DELAY[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[1] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[1]
2 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[9] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[8] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[7] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[5]
1 GCLK_INT:MUX.0.LH.3[2] GCLK_INT:MUX.0.LH.3[3] GCLK_INT:MUX.0.LH.3[1] GCLK_INT:MUX.0.LH.3[0] GCLK_INT:MUX.0.LH.3[5] GCLK_INT:MUX.0.LH.3[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[10] GCLK_INT:DRIVE.0.LH.3
0 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[9] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[8] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[7] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[10]
virtex CLKB_4DLL bittile 1
BitFrame
0 1 2 3
2 GCLK_IO1:IBUF[0] GCLK_IO1:IBUF[1] IOFB1:IBUF[1] IOFB1:IBUF[0]
1 - - - -
0 GCLK_IO0:IBUF[0] GCLK_IO0:IBUF[1] IOFB0:IBUF[1] IOFB0:IBUF[0]
BUFG0:DISABLE_ATTR 0.2.6
BUFG1:DISABLE_ATTR 0.3.6
GCLK_INT:DRIVE.0.LH.0 0.7.5
GCLK_INT:DRIVE.0.LH.3 0.7.1
GCLK_INT:DRIVE.0.LH.6 0.7.8
GCLK_INT:DRIVE.0.LH.9 0.7.9
GCLK_INT:INV.CLK.IMUX.BUFGCE.CE0 0.6.4
GCLK_INT:INV.CLK.IMUX.BUFGCE.CE1 0.7.4
non-inverted [0]
GCLK_INT:DRIVE.0.HEX.H0.1 0.7.17
GCLK_INT:DRIVE.0.HEX.H0.6 0.7.13
GCLK_INT:DRIVE.0.HEX.H1.1 0.7.16
GCLK_INT:DRIVE.0.HEX.H1.6 0.7.12
GCLK_INT:DRIVE.0.HEX.H2.1 0.7.15
GCLK_INT:DRIVE.0.HEX.H2.6 0.7.11
GCLK_INT:DRIVE.0.HEX.H3.1 0.7.14
GCLK_INT:DRIVE.0.HEX.H3.6 0.7.10
inverted ~[0]
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0 0.5.4 0.3.4 0.2.4 0.1.4 0.6.7 0.7.7 0.0.4
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1 0.4.4 0.5.7 0.4.7 0.3.7 0.0.7 0.1.7 0.2.7
NONE 0 0 0 0 0 0 0
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GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0 0.7.0 0.1.2 0.2.2 0.4.2 0.5.2 0.0.2 0.3.2 0.6.2 0.6.0 0.6.3 0.4.6
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0.CLK.OUT.CLKPAD0 0 0 0 0 0 0 0 0 0 0 1
NONE 0 0 0 0 0 0 0 0 0 1 1
1.DLL.OUT.CLK2X 0 0 0 0 0 0 0 1 0 1 0
0.HEX.H1.2 0 0 0 0 0 0 0 1 0 1 1
1.DLL.OUT.CLK0 0 0 0 0 0 0 0 1 1 1 0
0.HEX.H0.3 0 0 0 0 0 0 0 1 1 1 1
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0.HEX.H1.5 0 0 0 0 0 0 1 0 0 1 1
2.DLL.OUT.CLK2X 0 0 0 0 0 0 1 0 1 1 0
0.HEX.H0.2 0 0 0 0 0 0 1 0 1 1 1
1.DLL.OUT.CLK270 0 0 0 0 0 1 0 0 0 1 0
2.DLL.OUT.CLK270 0 0 0 0 0 1 0 0 1 1 0
0.HEX.H0.1 0 0 0 0 0 1 0 0 1 1 1
1.DLL.OUT.CLK2X90 0 0 0 0 1 0 0 0 0 1 0
0.HEX.H1.3 0 0 0 0 1 0 0 0 0 1 1
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2.DLL.OUT.CLK2X90 0 0 0 1 0 0 0 0 0 1 0
0.HEX.H1.4 0 0 0 1 0 0 0 0 0 1 1
2.DLL.OUT.CLK90 0 0 0 1 0 0 0 0 1 1 0
0.HEX.H0.5 0 0 0 1 0 0 0 0 1 1 1
1.DLL.OUT.CLK90 0 0 1 0 0 0 0 0 0 1 0
0.HEX.H1.1 0 0 1 0 0 0 0 0 0 1 1
1.DLL.OUT.CLKDV 0 0 1 0 0 0 0 0 1 1 0
0.HEX.H0.6 0 0 1 0 0 0 0 0 1 1 1
1.DLL.OUT.CLK180 0 1 0 0 0 0 0 0 0 1 0
0.HEX.H1.6 0 1 0 0 0 0 0 0 0 1 1
2.DLL.OUT.CLKDV 0 1 0 0 0 0 0 0 1 1 0
3.DLL.OUT.CLK2X90 1 0 0 0 0 0 0 1 0 1 0
4.DLL.OUT.CLK0 1 0 0 0 0 0 0 1 0 1 1
3.DLL.OUT.CLKDV 1 0 0 0 0 0 1 0 0 1 0
4.DLL.OUT.CLK2X90 1 0 0 0 0 0 1 0 0 1 1
3.DLL.OUT.CLK270 1 0 0 0 0 1 0 0 0 1 0
4.DLL.OUT.CLK180 1 0 0 0 0 1 0 0 0 1 1
3.DLL.OUT.CLK0 1 0 0 0 1 0 0 0 0 1 0
4.DLL.OUT.CLK90 1 0 0 0 1 0 0 0 0 1 1
3.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 0
4.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 1
3.DLL.OUT.CLK90 1 0 1 0 0 0 0 0 0 1 0
4.DLL.OUT.CLKDV 1 0 1 0 0 0 0 0 0 1 1
3.DLL.OUT.CLK180 1 1 0 0 0 0 0 0 0 1 0
4.DLL.OUT.CLK270 1 1 0 0 0 0 0 0 0 1 1
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1 0.6.1 0.0.0 0.1.0 0.3.0 0.4.0 0.7.2 0.2.0 0.5.0 0.6.5 0.7.3 0.5.6
0.CLK.OUT.CLKPAD0 0 0 0 0 0 0 0 0 0 0 0
0.CLK.OUT.CLKPAD1 0 0 0 0 0 0 0 0 0 0 1
NONE 0 0 0 0 0 0 0 0 0 1 1
1.DLL.OUT.CLK2X 0 0 0 0 0 0 0 1 0 1 0
0.HEX.H1.2 0 0 0 0 0 0 0 1 0 1 1
1.DLL.OUT.CLK0 0 0 0 0 0 0 0 1 1 1 0
0.HEX.H0.3 0 0 0 0 0 0 0 1 1 1 1
2.DLL.OUT.CLK180 0 0 0 0 0 0 1 0 0 1 0
0.HEX.H1.5 0 0 0 0 0 0 1 0 0 1 1
2.DLL.OUT.CLK2X 0 0 0 0 0 0 1 0 1 1 0
0.HEX.H0.2 0 0 0 0 0 0 1 0 1 1 1
1.DLL.OUT.CLK270 0 0 0 0 0 1 0 0 0 1 0
2.DLL.OUT.CLK270 0 0 0 0 0 1 0 0 1 1 0
0.HEX.H0.1 0 0 0 0 0 1 0 0 1 1 1
1.DLL.OUT.CLK2X90 0 0 0 0 1 0 0 0 0 1 0
0.HEX.H1.3 0 0 0 0 1 0 0 0 0 1 1
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0.HEX.H0.4 0 0 0 0 1 0 0 0 1 1 1
2.DLL.OUT.CLK2X90 0 0 0 1 0 0 0 0 0 1 0
0.HEX.H1.4 0 0 0 1 0 0 0 0 0 1 1
2.DLL.OUT.CLK90 0 0 0 1 0 0 0 0 1 1 0
0.HEX.H0.5 0 0 0 1 0 0 0 0 1 1 1
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0.HEX.H1.1 0 0 1 0 0 0 0 0 0 1 1
1.DLL.OUT.CLKDV 0 0 1 0 0 0 0 0 1 1 0
0.HEX.H0.6 0 0 1 0 0 0 0 0 1 1 1
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0.HEX.H1.6 0 1 0 0 0 0 0 0 0 1 1
2.DLL.OUT.CLKDV 0 1 0 0 0 0 0 0 1 1 0
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4.DLL.OUT.CLK0 1 0 0 0 0 0 0 1 0 1 1
3.DLL.OUT.CLKDV 1 0 0 0 0 0 1 0 0 1 0
4.DLL.OUT.CLK2X90 1 0 0 0 0 0 1 0 0 1 1
3.DLL.OUT.CLK270 1 0 0 0 0 1 0 0 0 1 0
4.DLL.OUT.CLK180 1 0 0 0 0 1 0 0 0 1 1
3.DLL.OUT.CLK0 1 0 0 0 1 0 0 0 0 1 0
4.DLL.OUT.CLK90 1 0 0 0 1 0 0 0 0 1 1
3.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 0
4.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 1
3.DLL.OUT.CLK90 1 0 1 0 0 0 0 0 0 1 0
4.DLL.OUT.CLKDV 1 0 1 0 0 0 0 0 0 1 1
3.DLL.OUT.CLK180 1 1 0 0 0 0 0 0 0 1 0
4.DLL.OUT.CLK270 1 1 0 0 0 0 0 0 0 1 1
GCLK_INT:MUX.0.HEX.H0.1 0.4.17 0.5.17 0.1.17 0.0.17 0.2.17 0.3.17
GCLK_INT:MUX.0.HEX.H0.6 0.4.13 0.5.13 0.1.13 0.0.13 0.2.13 0.3.13
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GCLK_INT:MUX.0.HEX.H1.6 0.4.12 0.5.12 0.1.12 0.0.12 0.2.12 0.3.12
GCLK_INT:MUX.0.HEX.H2.1 0.4.15 0.5.15 0.1.15 0.0.15 0.2.15 0.3.15
GCLK_INT:MUX.0.HEX.H2.6 0.4.11 0.5.11 0.1.11 0.0.11 0.2.11 0.3.11
GCLK_INT:MUX.0.HEX.H3.1 0.4.14 0.5.14 0.1.14 0.0.14 0.2.14 0.3.14
GCLK_INT:MUX.0.HEX.H3.6 0.4.10 0.5.10 0.1.10 0.0.10 0.2.10 0.3.10
GCLK_INT:MUX.0.LH.0 0.4.5 0.5.5 0.1.5 0.0.5 0.2.5 0.3.5
GCLK_INT:MUX.0.LH.3 0.4.1 0.5.1 0.1.1 0.0.1 0.2.1 0.3.1
GCLK_INT:MUX.0.LH.6 0.4.8 0.5.8 0.1.8 0.0.8 0.2.8 0.3.8
GCLK_INT:MUX.0.LH.9 0.4.9 0.5.9 0.1.9 0.0.9 0.2.9 0.3.9
0.CLK.OUT.CLKPAD0 0 0 0 0 1 1
1.DLL.OUT.CLK2X90 0 0 0 1 0 1
0.CLK.OUT.BUFGCE.O0 0 0 0 1 1 1
1.DLL.OUT.CLK90 0 0 1 0 0 1
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2.DLL.OUT.CLK270 0 1 0 0 1 1
3.DLL.OUT.CLKDV 0 1 0 1 0 0
2.DLL.OUT.CLK2X90 0 1 0 1 0 1
4.DLL.OUT.CLK180 0 1 0 1 1 0
1.DLL.OUT.CLK180 0 1 0 1 1 1
3.DLL.OUT.CLK270 0 1 1 0 0 0
2.DLL.OUT.CLK2X 0 1 1 0 0 1
3.DLL.OUT.CLK90 0 1 1 0 1 0
0.CLK.OUT.BUFGCE.O1 0 1 1 0 1 1
4.DLL.OUT.CLK270 0 1 1 1 0 0
1.DLL.OUT.CLK0 0 1 1 1 0 1
4.DLL.OUT.CLK2X 1 0 0 0 1 0
2.DLL.OUT.CLK90 1 0 0 0 1 1
3.DLL.OUT.CLK2X90 1 0 0 1 0 0
0.CLK.OUT.CLKPAD1 1 0 0 1 0 1
3.DLL.OUT.CLK180 1 0 0 1 1 0
2.DLL.OUT.CLK0 1 0 0 1 1 1
4.DLL.OUT.CLK90 1 0 1 0 0 0
1.DLL.OUT.LOCKED 1 0 1 0 0 1
4.DLL.OUT.CLK2X90 1 0 1 0 1 0
2.DLL.OUT.LOCKED 1 0 1 0 1 1
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2.DLL.OUT.CLKDV 1 0 1 1 0 1
4.DLL.OUT.LOCKED 1 1 0 0 1 0
4.DLL.OUT.CLKDV 1 1 0 1 0 0
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4.DLL.OUT.CLK0 1 1 1 0 1 0
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GCLK_IO1:DELAY 0.6.6 0.7.6 0.1.6 0.0.6 0.5.3
non-inverted [4] [3] [2] [1] [0]
GCLK_IO0:IBUF 1.1.0 1.0.0
GCLK_IO1:IBUF 1.1.2 1.0.2
CMOS 0 0
VREF 0 1
DIFF 1 0
NONE 1 1
IOFB0:IBUF 1.2.0 1.3.0
IOFB1:IBUF 1.2.2 1.3.2
CMOS 0 1
VREF 1 0
NONE 1 1

Tile CLKB_2DLL

Cells: 5

Switchbox GCLK_INT

virtex CLKB_2DLL switchbox GCLK_INT
DestinationSourceKind
TCELL0_HEX.H0.1TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
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TCELL3_DLL.OUT.CLK90mux
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TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_HEX.H0.6TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
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TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
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TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_HEX.H1.1TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
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TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_HEX.H1.6TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
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TCELL3_DLL.OUT.CLK90mux
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TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
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TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
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TCELL4_DLL.OUT.CLKDVmux
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TCELL0_HEX.H2.1TCELL0_CLK.OUT.BUFGCE.O0mux
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TCELL4_DLL.OUT.CLK180mux
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TCELL4_DLL.OUT.LOCKEDmux
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TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
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TCELL0_CLK.OUT.BUFGCE.O1mux
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TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
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TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_HEX.H3.6TCELL0_CLK.OUT.BUFGCE.O0mux
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TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
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TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_LH.0TCELL0_CLK.OUT.BUFGCE.O0mux
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TCELL4_DLL.OUT.CLK0mux
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TCELL4_DLL.OUT.CLK2Xmux
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TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_LH.6TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
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TCELL3_DLL.OUT.CLK90mux
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TCELL3_DLL.OUT.CLK270mux
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TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
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TCELL4_DLL.OUT.CLK2Xmux
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TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_LH.9TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_CLK.IMUX.BUFGCE.CLK0TCELL0_HEX.H0.3mux
TCELL0_HEX.H0.2mux
TCELL0_HEX.H0.1mux
TCELL0_HEX.H0.4mux
TCELL0_HEX.H0.5mux
TCELL0_HEX.H0.6mux
TCELL0_HEX.H1.3mux
TCELL0_HEX.H1.2mux
TCELL0_HEX.H1.1mux
TCELL0_HEX.H1.4mux
TCELL0_HEX.H1.5mux
TCELL0_HEX.H1.6mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL0_CLK.IMUX.BUFGCE.CLK1TCELL0_HEX.H0.3mux
TCELL0_HEX.H0.2mux
TCELL0_HEX.H0.1mux
TCELL0_HEX.H0.4mux
TCELL0_HEX.H0.5mux
TCELL0_HEX.H0.6mux
TCELL0_HEX.H1.3mux
TCELL0_HEX.H1.2mux
TCELL0_HEX.H1.1mux
TCELL0_HEX.H1.4mux
TCELL0_HEX.H1.5mux
TCELL0_HEX.H1.6mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL0_CLK.IMUX.BUFGCE.CE0TCELL0_HEX.H2.3mux
TCELL0_HEX.H2.2mux
TCELL0_HEX.H2.1mux
TCELL0_HEX.H2.4mux
TCELL0_HEX.H2.5mux
TCELL0_HEX.H2.6mux
TCELL0_HEX.H3.3mux
TCELL0_HEX.H3.2mux
TCELL0_HEX.H3.1mux
TCELL0_HEX.H3.4mux
TCELL0_HEX.H3.5mux
TCELL0_HEX.H3.6mux
TCELL0_CLK.IMUX.BUFGCE.CE1TCELL0_HEX.H2.3mux
TCELL0_HEX.H2.2mux
TCELL0_HEX.H2.1mux
TCELL0_HEX.H2.4mux
TCELL0_HEX.H2.5mux
TCELL0_HEX.H2.6mux
TCELL0_HEX.H3.3mux
TCELL0_HEX.H3.2mux
TCELL0_HEX.H3.1mux
TCELL0_HEX.H3.4mux
TCELL0_HEX.H3.5mux
TCELL0_HEX.H3.6mux

Bel GCLK_IO0

virtex CLKB_2DLL bel GCLK_IO0
PinDirectionWires
GCLKOUToutputTCELL0:CLK.OUT.CLKPAD0

Bel GCLK_IO1

virtex CLKB_2DLL bel GCLK_IO1
PinDirectionWires
GCLKOUToutputTCELL0:CLK.OUT.CLKPAD1

Bel BUFG0

virtex CLKB_2DLL bel BUFG0
PinDirectionWires
CEinputTCELL0:CLK.IMUX.BUFGCE.CE0
INinputTCELL0:CLK.IMUX.BUFGCE.CLK0
OUToutputTCELL0:CLK.OUT.BUFGCE.O0

Bel BUFG1

virtex CLKB_2DLL bel BUFG1
PinDirectionWires
CEinputTCELL0:CLK.IMUX.BUFGCE.CE1
INinputTCELL0:CLK.IMUX.BUFGCE.CLK1
OUToutputTCELL0:CLK.OUT.BUFGCE.O1

Bel IOFB0

virtex CLKB_2DLL bel IOFB0
PinDirectionWires
OoutputTCELL0:CLK.OUT.IOFB0

Bel IOFB1

virtex CLKB_2DLL bel IOFB1
PinDirectionWires
OoutputTCELL0:CLK.OUT.IOFB1

Bel wires

virtex CLKB_2DLL bel wires
WirePins
TCELL0:CLK.IMUX.BUFGCE.CLK0BUFG0.IN
TCELL0:CLK.IMUX.BUFGCE.CLK1BUFG1.IN
TCELL0:CLK.IMUX.BUFGCE.CE0BUFG0.CE
TCELL0:CLK.IMUX.BUFGCE.CE1BUFG1.CE
TCELL0:CLK.OUT.BUFGCE.O0BUFG0.OUT
TCELL0:CLK.OUT.BUFGCE.O1BUFG1.OUT
TCELL0:CLK.OUT.CLKPAD0GCLK_IO0.GCLKOUT
TCELL0:CLK.OUT.CLKPAD1GCLK_IO1.GCLKOUT
TCELL0:CLK.OUT.IOFB0IOFB0.O
TCELL0:CLK.OUT.IOFB1IOFB1.O

Bitstream

virtex CLKB_2DLL bittile 0
BitFrame
0 1 2 3 4 5 6 7
17 GCLK_INT:MUX.0.HEX.H0.1[2] GCLK_INT:MUX.0.HEX.H0.1[3] GCLK_INT:MUX.0.HEX.H0.1[1] GCLK_INT:MUX.0.HEX.H0.1[0] GCLK_INT:MUX.0.HEX.H0.1[5] GCLK_INT:MUX.0.HEX.H0.1[4] - ~GCLK_INT:DRIVE.0.HEX.H0.1
16 GCLK_INT:MUX.0.HEX.H1.1[2] GCLK_INT:MUX.0.HEX.H1.1[3] GCLK_INT:MUX.0.HEX.H1.1[1] GCLK_INT:MUX.0.HEX.H1.1[0] GCLK_INT:MUX.0.HEX.H1.1[5] GCLK_INT:MUX.0.HEX.H1.1[4] - ~GCLK_INT:DRIVE.0.HEX.H1.1
15 GCLK_INT:MUX.0.HEX.H2.1[2] GCLK_INT:MUX.0.HEX.H2.1[3] GCLK_INT:MUX.0.HEX.H2.1[1] GCLK_INT:MUX.0.HEX.H2.1[0] GCLK_INT:MUX.0.HEX.H2.1[5] GCLK_INT:MUX.0.HEX.H2.1[4] - ~GCLK_INT:DRIVE.0.HEX.H2.1
14 GCLK_INT:MUX.0.HEX.H3.1[2] GCLK_INT:MUX.0.HEX.H3.1[3] GCLK_INT:MUX.0.HEX.H3.1[1] GCLK_INT:MUX.0.HEX.H3.1[0] GCLK_INT:MUX.0.HEX.H3.1[5] GCLK_INT:MUX.0.HEX.H3.1[4] - ~GCLK_INT:DRIVE.0.HEX.H3.1
13 GCLK_INT:MUX.0.HEX.H0.6[2] GCLK_INT:MUX.0.HEX.H0.6[3] GCLK_INT:MUX.0.HEX.H0.6[1] GCLK_INT:MUX.0.HEX.H0.6[0] GCLK_INT:MUX.0.HEX.H0.6[5] GCLK_INT:MUX.0.HEX.H0.6[4] - ~GCLK_INT:DRIVE.0.HEX.H0.6
12 GCLK_INT:MUX.0.HEX.H1.6[2] GCLK_INT:MUX.0.HEX.H1.6[3] GCLK_INT:MUX.0.HEX.H1.6[1] GCLK_INT:MUX.0.HEX.H1.6[0] GCLK_INT:MUX.0.HEX.H1.6[5] GCLK_INT:MUX.0.HEX.H1.6[4] - ~GCLK_INT:DRIVE.0.HEX.H1.6
11 GCLK_INT:MUX.0.HEX.H2.6[2] GCLK_INT:MUX.0.HEX.H2.6[3] GCLK_INT:MUX.0.HEX.H2.6[1] GCLK_INT:MUX.0.HEX.H2.6[0] GCLK_INT:MUX.0.HEX.H2.6[5] GCLK_INT:MUX.0.HEX.H2.6[4] - ~GCLK_INT:DRIVE.0.HEX.H2.6
10 GCLK_INT:MUX.0.HEX.H3.6[2] GCLK_INT:MUX.0.HEX.H3.6[3] GCLK_INT:MUX.0.HEX.H3.6[1] GCLK_INT:MUX.0.HEX.H3.6[0] GCLK_INT:MUX.0.HEX.H3.6[5] GCLK_INT:MUX.0.HEX.H3.6[4] - ~GCLK_INT:DRIVE.0.HEX.H3.6
9 GCLK_INT:MUX.0.LH.9[2] GCLK_INT:MUX.0.LH.9[3] GCLK_INT:MUX.0.LH.9[1] GCLK_INT:MUX.0.LH.9[0] GCLK_INT:MUX.0.LH.9[5] GCLK_INT:MUX.0.LH.9[4] - GCLK_INT:DRIVE.0.LH.9
8 GCLK_INT:MUX.0.LH.6[2] GCLK_INT:MUX.0.LH.6[3] GCLK_INT:MUX.0.LH.6[1] GCLK_INT:MUX.0.LH.6[0] GCLK_INT:MUX.0.LH.6[5] GCLK_INT:MUX.0.LH.6[4] - GCLK_INT:DRIVE.0.LH.6
7 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[1] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[1]
6 GCLK_IO1:DELAY[1] GCLK_IO1:DELAY[2] BUFG0:DISABLE_ATTR BUFG1:DISABLE_ATTR GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[0] GCLK_IO1:DELAY[4] GCLK_IO1:DELAY[3]
5 GCLK_INT:MUX.0.LH.0[2] GCLK_INT:MUX.0.LH.0[3] GCLK_INT:MUX.0.LH.0[1] GCLK_INT:MUX.0.LH.0[0] GCLK_INT:MUX.0.LH.0[5] GCLK_INT:MUX.0.LH.0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[2] GCLK_INT:DRIVE.0.LH.0
4 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[6] GCLK_INT:INV.CLK.IMUX.BUFGCE.CE0 GCLK_INT:INV.CLK.IMUX.BUFGCE.CE1
3 GCLK_IO0:DELAY[0] GCLK_IO0:DELAY[1] GCLK_IO0:DELAY[2] GCLK_IO0:DELAY[3] GCLK_IO0:DELAY[4] GCLK_IO1:DELAY[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[1] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[1]
2 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[9] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[8] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[7] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[5]
1 GCLK_INT:MUX.0.LH.3[2] GCLK_INT:MUX.0.LH.3[3] GCLK_INT:MUX.0.LH.3[1] GCLK_INT:MUX.0.LH.3[0] GCLK_INT:MUX.0.LH.3[5] GCLK_INT:MUX.0.LH.3[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[10] GCLK_INT:DRIVE.0.LH.3
0 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[9] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[8] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[7] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[10]
virtex CLKB_2DLL bittile 1
BitFrame
0 1 2 3
2 GCLK_IO1:IBUF[0] GCLK_IO1:IBUF[1] IOFB1:IBUF[1] IOFB1:IBUF[0]
1 - - - -
0 GCLK_IO0:IBUF[0] GCLK_IO0:IBUF[1] IOFB0:IBUF[1] IOFB0:IBUF[0]
BUFG0:DISABLE_ATTR 0.2.6
BUFG1:DISABLE_ATTR 0.3.6
GCLK_INT:DRIVE.0.LH.0 0.7.5
GCLK_INT:DRIVE.0.LH.3 0.7.1
GCLK_INT:DRIVE.0.LH.6 0.7.8
GCLK_INT:DRIVE.0.LH.9 0.7.9
GCLK_INT:INV.CLK.IMUX.BUFGCE.CE0 0.6.4
GCLK_INT:INV.CLK.IMUX.BUFGCE.CE1 0.7.4
non-inverted [0]
GCLK_INT:DRIVE.0.HEX.H0.1 0.7.17
GCLK_INT:DRIVE.0.HEX.H0.6 0.7.13
GCLK_INT:DRIVE.0.HEX.H1.1 0.7.16
GCLK_INT:DRIVE.0.HEX.H1.6 0.7.12
GCLK_INT:DRIVE.0.HEX.H2.1 0.7.15
GCLK_INT:DRIVE.0.HEX.H2.6 0.7.11
GCLK_INT:DRIVE.0.HEX.H3.1 0.7.14
GCLK_INT:DRIVE.0.HEX.H3.6 0.7.10
inverted ~[0]
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0 0.5.4 0.3.4 0.2.4 0.1.4 0.6.7 0.7.7 0.0.4
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1 0.4.4 0.5.7 0.4.7 0.3.7 0.0.7 0.1.7 0.2.7
NONE 0 0 0 0 0 0 0
0.HEX.H2.3 0 0 0 0 0 0 1
0.HEX.H2.2 0 0 0 0 0 1 0
0.HEX.H2.1 0 0 0 0 1 0 0
0.HEX.H2.4 0 0 0 1 0 0 0
0.HEX.H2.5 0 0 1 0 0 0 0
0.HEX.H2.6 0 1 0 0 0 0 0
0.HEX.H3.3 1 0 0 0 0 0 1
0.HEX.H3.2 1 0 0 0 0 1 0
0.HEX.H3.1 1 0 0 0 1 0 0
0.HEX.H3.4 1 0 0 1 0 0 0
0.HEX.H3.5 1 0 1 0 0 0 0
0.HEX.H3.6 1 1 0 0 0 0 0
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0 0.7.0 0.1.2 0.2.2 0.4.2 0.5.2 0.0.2 0.3.2 0.6.2 0.6.0 0.6.3 0.4.6
0.CLK.OUT.CLKPAD1 0 0 0 0 0 0 0 0 0 0 0
0.CLK.OUT.CLKPAD0 0 0 0 0 0 0 0 0 0 0 1
NONE 0 0 0 0 0 0 0 0 0 1 1
0.HEX.H1.2 0 0 0 0 0 0 0 1 0 1 1
0.HEX.H0.3 0 0 0 0 0 0 0 1 1 1 1
0.HEX.H1.5 0 0 0 0 0 0 1 0 0 1 1
0.HEX.H0.2 0 0 0 0 0 0 1 0 1 1 1
0.HEX.H0.1 0 0 0 0 0 1 0 0 1 1 1
0.HEX.H1.3 0 0 0 0 1 0 0 0 0 1 1
0.HEX.H0.4 0 0 0 0 1 0 0 0 1 1 1
0.HEX.H1.4 0 0 0 1 0 0 0 0 0 1 1
0.HEX.H0.5 0 0 0 1 0 0 0 0 1 1 1
0.HEX.H1.1 0 0 1 0 0 0 0 0 0 1 1
0.HEX.H0.6 0 0 1 0 0 0 0 0 1 1 1
0.HEX.H1.6 0 1 0 0 0 0 0 0 0 1 1
3.DLL.OUT.CLK2X90 1 0 0 0 0 0 0 1 0 1 0
4.DLL.OUT.CLK0 1 0 0 0 0 0 0 1 0 1 1
3.DLL.OUT.CLKDV 1 0 0 0 0 0 1 0 0 1 0
4.DLL.OUT.CLK2X90 1 0 0 0 0 0 1 0 0 1 1
3.DLL.OUT.CLK270 1 0 0 0 0 1 0 0 0 1 0
4.DLL.OUT.CLK180 1 0 0 0 0 1 0 0 0 1 1
3.DLL.OUT.CLK0 1 0 0 0 1 0 0 0 0 1 0
4.DLL.OUT.CLK90 1 0 0 0 1 0 0 0 0 1 1
3.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 0
4.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 1
3.DLL.OUT.CLK90 1 0 1 0 0 0 0 0 0 1 0
4.DLL.OUT.CLKDV 1 0 1 0 0 0 0 0 0 1 1
3.DLL.OUT.CLK180 1 1 0 0 0 0 0 0 0 1 0
4.DLL.OUT.CLK270 1 1 0 0 0 0 0 0 0 1 1
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1 0.6.1 0.0.0 0.1.0 0.3.0 0.4.0 0.7.2 0.2.0 0.5.0 0.6.5 0.7.3 0.5.6
0.CLK.OUT.CLKPAD0 0 0 0 0 0 0 0 0 0 0 0
0.CLK.OUT.CLKPAD1 0 0 0 0 0 0 0 0 0 0 1
NONE 0 0 0 0 0 0 0 0 0 1 1
0.HEX.H1.2 0 0 0 0 0 0 0 1 0 1 1
0.HEX.H0.3 0 0 0 0 0 0 0 1 1 1 1
0.HEX.H1.5 0 0 0 0 0 0 1 0 0 1 1
0.HEX.H0.2 0 0 0 0 0 0 1 0 1 1 1
0.HEX.H0.1 0 0 0 0 0 1 0 0 1 1 1
0.HEX.H1.3 0 0 0 0 1 0 0 0 0 1 1
0.HEX.H0.4 0 0 0 0 1 0 0 0 1 1 1
0.HEX.H1.4 0 0 0 1 0 0 0 0 0 1 1
0.HEX.H0.5 0 0 0 1 0 0 0 0 1 1 1
0.HEX.H1.1 0 0 1 0 0 0 0 0 0 1 1
0.HEX.H0.6 0 0 1 0 0 0 0 0 1 1 1
0.HEX.H1.6 0 1 0 0 0 0 0 0 0 1 1
3.DLL.OUT.CLK2X90 1 0 0 0 0 0 0 1 0 1 0
4.DLL.OUT.CLK0 1 0 0 0 0 0 0 1 0 1 1
3.DLL.OUT.CLKDV 1 0 0 0 0 0 1 0 0 1 0
4.DLL.OUT.CLK2X90 1 0 0 0 0 0 1 0 0 1 1
3.DLL.OUT.CLK270 1 0 0 0 0 1 0 0 0 1 0
4.DLL.OUT.CLK180 1 0 0 0 0 1 0 0 0 1 1
3.DLL.OUT.CLK0 1 0 0 0 1 0 0 0 0 1 0
4.DLL.OUT.CLK90 1 0 0 0 1 0 0 0 0 1 1
3.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 0
4.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 1
3.DLL.OUT.CLK90 1 0 1 0 0 0 0 0 0 1 0
4.DLL.OUT.CLKDV 1 0 1 0 0 0 0 0 0 1 1
3.DLL.OUT.CLK180 1 1 0 0 0 0 0 0 0 1 0
4.DLL.OUT.CLK270 1 1 0 0 0 0 0 0 0 1 1
GCLK_INT:MUX.0.HEX.H0.1 0.4.17 0.5.17 0.1.17 0.0.17 0.2.17 0.3.17
GCLK_INT:MUX.0.HEX.H0.6 0.4.13 0.5.13 0.1.13 0.0.13 0.2.13 0.3.13
GCLK_INT:MUX.0.HEX.H1.1 0.4.16 0.5.16 0.1.16 0.0.16 0.2.16 0.3.16
GCLK_INT:MUX.0.HEX.H1.6 0.4.12 0.5.12 0.1.12 0.0.12 0.2.12 0.3.12
GCLK_INT:MUX.0.HEX.H2.1 0.4.15 0.5.15 0.1.15 0.0.15 0.2.15 0.3.15
GCLK_INT:MUX.0.HEX.H2.6 0.4.11 0.5.11 0.1.11 0.0.11 0.2.11 0.3.11
GCLK_INT:MUX.0.HEX.H3.1 0.4.14 0.5.14 0.1.14 0.0.14 0.2.14 0.3.14
GCLK_INT:MUX.0.HEX.H3.6 0.4.10 0.5.10 0.1.10 0.0.10 0.2.10 0.3.10
GCLK_INT:MUX.0.LH.0 0.4.5 0.5.5 0.1.5 0.0.5 0.2.5 0.3.5
GCLK_INT:MUX.0.LH.3 0.4.1 0.5.1 0.1.1 0.0.1 0.2.1 0.3.1
GCLK_INT:MUX.0.LH.6 0.4.8 0.5.8 0.1.8 0.0.8 0.2.8 0.3.8
GCLK_INT:MUX.0.LH.9 0.4.9 0.5.9 0.1.9 0.0.9 0.2.9 0.3.9
0.CLK.OUT.CLKPAD0 0 0 0 0 1 1
0.CLK.OUT.BUFGCE.O0 0 0 0 1 1 1
3.DLL.OUT.CLK2X 0 1 0 0 1 0
3.DLL.OUT.CLKDV 0 1 0 1 0 0
4.DLL.OUT.CLK180 0 1 0 1 1 0
3.DLL.OUT.CLK270 0 1 1 0 0 0
3.DLL.OUT.CLK90 0 1 1 0 1 0
0.CLK.OUT.BUFGCE.O1 0 1 1 0 1 1
4.DLL.OUT.CLK270 0 1 1 1 0 0
4.DLL.OUT.CLK2X 1 0 0 0 1 0
3.DLL.OUT.CLK2X90 1 0 0 1 0 0
0.CLK.OUT.CLKPAD1 1 0 0 1 0 1
3.DLL.OUT.CLK180 1 0 0 1 1 0
4.DLL.OUT.CLK90 1 0 1 0 0 0
4.DLL.OUT.CLK2X90 1 0 1 0 1 0
3.DLL.OUT.CLK0 1 0 1 1 0 0
4.DLL.OUT.LOCKED 1 1 0 0 1 0
4.DLL.OUT.CLKDV 1 1 0 1 0 0
3.DLL.OUT.LOCKED 1 1 1 0 0 0
4.DLL.OUT.CLK0 1 1 1 0 1 0
GCLK_IO0:DELAY 0.4.3 0.3.3 0.2.3 0.1.3 0.0.3
GCLK_IO1:DELAY 0.6.6 0.7.6 0.1.6 0.0.6 0.5.3
non-inverted [4] [3] [2] [1] [0]
GCLK_IO0:IBUF 1.1.0 1.0.0
GCLK_IO1:IBUF 1.1.2 1.0.2
CMOS 0 0
VREF 0 1
DIFF 1 0
NONE 1 1
IOFB0:IBUF 1.2.0 1.3.0
IOFB1:IBUF 1.2.2 1.3.2
CMOS 0 1
VREF 1 0
NONE 1 1

Tile CLKT

Cells: 3

Switchbox GCLK_INT

virtex CLKT switchbox GCLK_INT
DestinationSourceKind
TCELL0_HEX.H0.1TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_HEX.H0.6TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_HEX.H1.1TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_HEX.H1.6TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_HEX.H2.1TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_HEX.H2.6TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_HEX.H3.1TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_HEX.H3.6TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_LH.0TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_LH.3TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_LH.6TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_LH.9TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
TCELL0_CLK.IMUX.BUFGCE.CLK0TCELL0_HEX.H0.3mux
TCELL0_HEX.H0.2mux
TCELL0_HEX.H0.1mux
TCELL0_HEX.H0.4mux
TCELL0_HEX.H0.5mux
TCELL0_HEX.H0.6mux
TCELL0_HEX.H1.3mux
TCELL0_HEX.H1.2mux
TCELL0_HEX.H1.1mux
TCELL0_HEX.H1.4mux
TCELL0_HEX.H1.5mux
TCELL0_HEX.H1.6mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL0_CLK.IMUX.BUFGCE.CLK1TCELL0_HEX.H0.3mux
TCELL0_HEX.H0.2mux
TCELL0_HEX.H0.1mux
TCELL0_HEX.H0.4mux
TCELL0_HEX.H0.5mux
TCELL0_HEX.H0.6mux
TCELL0_HEX.H1.3mux
TCELL0_HEX.H1.2mux
TCELL0_HEX.H1.1mux
TCELL0_HEX.H1.4mux
TCELL0_HEX.H1.5mux
TCELL0_HEX.H1.6mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL1_DLL.OUT.CLK0mux
TCELL1_DLL.OUT.CLK90mux
TCELL1_DLL.OUT.CLK180mux
TCELL1_DLL.OUT.CLK270mux
TCELL1_DLL.OUT.CLK2Xmux
TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL0_CLK.IMUX.BUFGCE.CE0TCELL0_HEX.H2.3mux
TCELL0_HEX.H2.2mux
TCELL0_HEX.H2.1mux
TCELL0_HEX.H2.4mux
TCELL0_HEX.H2.5mux
TCELL0_HEX.H2.6mux
TCELL0_HEX.H3.3mux
TCELL0_HEX.H3.2mux
TCELL0_HEX.H3.1mux
TCELL0_HEX.H3.4mux
TCELL0_HEX.H3.5mux
TCELL0_HEX.H3.6mux
TCELL0_CLK.IMUX.BUFGCE.CE1TCELL0_HEX.H2.3mux
TCELL0_HEX.H2.2mux
TCELL0_HEX.H2.1mux
TCELL0_HEX.H2.4mux
TCELL0_HEX.H2.5mux
TCELL0_HEX.H2.6mux
TCELL0_HEX.H3.3mux
TCELL0_HEX.H3.2mux
TCELL0_HEX.H3.1mux
TCELL0_HEX.H3.4mux
TCELL0_HEX.H3.5mux
TCELL0_HEX.H3.6mux

Bel GCLK_IO0

virtex CLKT bel GCLK_IO0
PinDirectionWires
GCLKOUToutputTCELL0:CLK.OUT.CLKPAD0

Bel GCLK_IO1

virtex CLKT bel GCLK_IO1
PinDirectionWires
GCLKOUToutputTCELL0:CLK.OUT.CLKPAD1

Bel BUFG0

virtex CLKT bel BUFG0
PinDirectionWires
CEinputTCELL0:CLK.IMUX.BUFGCE.CE0
INinputTCELL0:CLK.IMUX.BUFGCE.CLK0
OUToutputTCELL0:CLK.OUT.BUFGCE.O0

Bel BUFG1

virtex CLKT bel BUFG1
PinDirectionWires
CEinputTCELL0:CLK.IMUX.BUFGCE.CE1
INinputTCELL0:CLK.IMUX.BUFGCE.CLK1
OUToutputTCELL0:CLK.OUT.BUFGCE.O1

Bel wires

virtex CLKT bel wires
WirePins
TCELL0:CLK.IMUX.BUFGCE.CLK0BUFG0.IN
TCELL0:CLK.IMUX.BUFGCE.CLK1BUFG1.IN
TCELL0:CLK.IMUX.BUFGCE.CE0BUFG0.CE
TCELL0:CLK.IMUX.BUFGCE.CE1BUFG1.CE
TCELL0:CLK.OUT.BUFGCE.O0BUFG0.OUT
TCELL0:CLK.OUT.BUFGCE.O1BUFG1.OUT
TCELL0:CLK.OUT.CLKPAD0GCLK_IO0.GCLKOUT
TCELL0:CLK.OUT.CLKPAD1GCLK_IO1.GCLKOUT

Bitstream

virtex CLKT bittile 0
BitFrame
0 1 2 3 4 5 6 7
17 GCLK_INT:MUX.0.HEX.H0.1[1] GCLK_INT:MUX.0.HEX.H0.1[0] GCLK_INT:MUX.0.HEX.H0.1[2] GCLK_INT:MUX.0.HEX.H0.1[3] GCLK_INT:MUX.0.HEX.H0.1[4] GCLK_INT:MUX.0.HEX.H0.1[6] GCLK_INT:MUX.0.HEX.H0.1[5] ~GCLK_INT:DRIVE.0.HEX.H0.1
16 GCLK_INT:MUX.0.HEX.H1.1[1] GCLK_INT:MUX.0.HEX.H1.1[0] GCLK_INT:MUX.0.HEX.H1.1[2] GCLK_INT:MUX.0.HEX.H1.1[3] GCLK_INT:MUX.0.HEX.H1.1[4] GCLK_INT:MUX.0.HEX.H1.1[6] GCLK_INT:MUX.0.HEX.H1.1[5] ~GCLK_INT:DRIVE.0.HEX.H1.1
15 GCLK_INT:MUX.0.HEX.H2.1[1] GCLK_INT:MUX.0.HEX.H2.1[0] GCLK_INT:MUX.0.HEX.H2.1[2] GCLK_INT:MUX.0.HEX.H2.1[3] GCLK_INT:MUX.0.HEX.H2.1[4] GCLK_INT:MUX.0.HEX.H2.1[6] GCLK_INT:MUX.0.HEX.H2.1[5] ~GCLK_INT:DRIVE.0.HEX.H2.1
14 GCLK_INT:MUX.0.HEX.H3.1[1] GCLK_INT:MUX.0.HEX.H3.1[0] GCLK_INT:MUX.0.HEX.H3.1[2] GCLK_INT:MUX.0.HEX.H3.1[3] GCLK_INT:MUX.0.HEX.H3.1[4] GCLK_INT:MUX.0.HEX.H3.1[6] GCLK_INT:MUX.0.HEX.H3.1[5] ~GCLK_INT:DRIVE.0.HEX.H3.1
13 GCLK_INT:MUX.0.HEX.H0.6[1] GCLK_INT:MUX.0.HEX.H0.6[0] GCLK_INT:MUX.0.HEX.H0.6[2] GCLK_INT:MUX.0.HEX.H0.6[3] GCLK_INT:MUX.0.HEX.H0.6[4] GCLK_INT:MUX.0.HEX.H0.6[6] GCLK_INT:MUX.0.HEX.H0.6[5] ~GCLK_INT:DRIVE.0.HEX.H0.6
12 GCLK_INT:MUX.0.HEX.H1.6[1] GCLK_INT:MUX.0.HEX.H1.6[0] GCLK_INT:MUX.0.HEX.H1.6[2] GCLK_INT:MUX.0.HEX.H1.6[3] GCLK_INT:MUX.0.HEX.H1.6[4] GCLK_INT:MUX.0.HEX.H1.6[6] GCLK_INT:MUX.0.HEX.H1.6[5] ~GCLK_INT:DRIVE.0.HEX.H1.6
11 GCLK_INT:MUX.0.HEX.H2.6[1] GCLK_INT:MUX.0.HEX.H2.6[0] GCLK_INT:MUX.0.HEX.H2.6[2] GCLK_INT:MUX.0.HEX.H2.6[3] GCLK_INT:MUX.0.HEX.H2.6[4] GCLK_INT:MUX.0.HEX.H2.6[6] GCLK_INT:MUX.0.HEX.H2.6[5] ~GCLK_INT:DRIVE.0.HEX.H2.6
10 GCLK_INT:MUX.0.HEX.H3.6[1] GCLK_INT:MUX.0.HEX.H3.6[0] GCLK_INT:MUX.0.HEX.H3.6[2] GCLK_INT:MUX.0.HEX.H3.6[3] GCLK_INT:MUX.0.HEX.H3.6[4] GCLK_INT:MUX.0.HEX.H3.6[6] GCLK_INT:MUX.0.HEX.H3.6[5] ~GCLK_INT:DRIVE.0.HEX.H3.6
9 GCLK_INT:MUX.0.LH.9[0] GCLK_INT:MUX.0.LH.9[4] GCLK_INT:MUX.0.LH.9[3] GCLK_INT:MUX.0.LH.9[2] GCLK_INT:MUX.0.LH.9[1] GCLK_INT:MUX.0.LH.9[6] GCLK_INT:MUX.0.LH.9[5] GCLK_INT:DRIVE.0.LH.9
8 GCLK_INT:MUX.0.LH.6[0] GCLK_INT:MUX.0.LH.6[4] GCLK_INT:MUX.0.LH.6[3] GCLK_INT:MUX.0.LH.6[2] GCLK_INT:MUX.0.LH.6[1] GCLK_INT:MUX.0.LH.6[6] GCLK_INT:MUX.0.LH.6[5] GCLK_INT:DRIVE.0.LH.6
7 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[1] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[1]
6 GCLK_IO1:DELAY[1] GCLK_IO1:DELAY[2] BUFG0:DISABLE_ATTR BUFG1:DISABLE_ATTR GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[0] GCLK_IO1:DELAY[4] GCLK_IO1:DELAY[3]
5 GCLK_INT:MUX.0.LH.0[0] GCLK_INT:MUX.0.LH.0[4] GCLK_INT:MUX.0.LH.0[3] GCLK_INT:MUX.0.LH.0[2] GCLK_INT:MUX.0.LH.0[1] GCLK_INT:MUX.0.LH.0[6] GCLK_INT:MUX.0.LH.0[5] GCLK_INT:DRIVE.0.LH.0
4 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[6] GCLK_INT:INV.CLK.IMUX.BUFGCE.CE0 GCLK_INT:INV.CLK.IMUX.BUFGCE.CE1
3 GCLK_IO0:DELAY[0] GCLK_IO0:DELAY[1] GCLK_IO0:DELAY[2] GCLK_IO0:DELAY[3] GCLK_IO0:DELAY[4] GCLK_IO1:DELAY[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[1] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[1]
2 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[9] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[7] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[4]
1 GCLK_INT:MUX.0.LH.3[0] GCLK_INT:MUX.0.LH.3[4] GCLK_INT:MUX.0.LH.3[3] GCLK_INT:MUX.0.LH.3[2] GCLK_INT:MUX.0.LH.3[1] GCLK_INT:MUX.0.LH.3[6] GCLK_INT:MUX.0.LH.3[5] GCLK_INT:DRIVE.0.LH.3
0 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[9] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[7] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[8] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[8]
virtex CLKT bittile 1
BitFrame
0 1
17 GCLK_IO1:IBUF[0] GCLK_IO1:IBUF[1]
16 GCLK_IO0:IBUF[0] GCLK_IO0:IBUF[1]
15 - -
14 - -
13 - -
12 - -
11 - -
10 - -
9 - -
8 - -
7 - -
6 - -
5 - -
4 - -
3 - -
2 - -
1 - -
0 - -
BUFG0:DISABLE_ATTR 0.2.6
BUFG1:DISABLE_ATTR 0.3.6
GCLK_INT:DRIVE.0.LH.0 0.7.5
GCLK_INT:DRIVE.0.LH.3 0.7.1
GCLK_INT:DRIVE.0.LH.6 0.7.8
GCLK_INT:DRIVE.0.LH.9 0.7.9
GCLK_INT:INV.CLK.IMUX.BUFGCE.CE0 0.6.4
GCLK_INT:INV.CLK.IMUX.BUFGCE.CE1 0.7.4
non-inverted [0]
GCLK_INT:DRIVE.0.HEX.H0.1 0.7.17
GCLK_INT:DRIVE.0.HEX.H0.6 0.7.13
GCLK_INT:DRIVE.0.HEX.H1.1 0.7.16
GCLK_INT:DRIVE.0.HEX.H1.6 0.7.12
GCLK_INT:DRIVE.0.HEX.H2.1 0.7.15
GCLK_INT:DRIVE.0.HEX.H2.6 0.7.11
GCLK_INT:DRIVE.0.HEX.H3.1 0.7.14
GCLK_INT:DRIVE.0.HEX.H3.6 0.7.10
inverted ~[0]
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0 0.5.4 0.3.4 0.2.4 0.1.4 0.6.7 0.7.7 0.0.4
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1 0.4.4 0.5.7 0.4.7 0.3.7 0.0.7 0.1.7 0.2.7
NONE 0 0 0 0 0 0 0
0.HEX.H2.3 0 0 0 0 0 0 1
0.HEX.H2.2 0 0 0 0 0 1 0
0.HEX.H2.1 0 0 0 0 1 0 0
0.HEX.H2.4 0 0 0 1 0 0 0
0.HEX.H2.5 0 0 1 0 0 0 0
0.HEX.H2.6 0 1 0 0 0 0 0
0.HEX.H3.3 1 0 0 0 0 0 1
0.HEX.H3.2 1 0 0 0 0 1 0
0.HEX.H3.1 1 0 0 0 1 0 0
0.HEX.H3.4 1 0 0 1 0 0 0
0.HEX.H3.5 1 0 1 0 0 0 0
0.HEX.H3.6 1 1 0 0 0 0 0
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0 0.1.2 0.6.0 0.2.2 0.4.2 0.5.2 0.0.2 0.3.2 0.6.2 0.6.3 0.4.6
0.CLK.OUT.CLKPAD1 0 0 0 0 0 0 0 0 0 0
0.CLK.OUT.CLKPAD0 0 0 0 0 0 0 0 0 0 1
NONE 0 0 0 0 0 0 0 0 1 1
1.DLL.OUT.CLK0 0 0 0 0 0 0 0 1 1 0
0.HEX.H0.3 0 0 0 0 0 0 0 1 1 1
2.DLL.OUT.CLK2X 0 0 0 0 0 0 1 0 1 0
0.HEX.H0.2 0 0 0 0 0 0 1 0 1 1
2.DLL.OUT.CLK270 0 0 0 0 0 1 0 0 1 0
0.HEX.H0.1 0 0 0 0 0 1 0 0 1 1
2.DLL.OUT.CLK0 0 0 0 0 1 0 0 0 1 0
0.HEX.H0.4 0 0 0 0 1 0 0 0 1 1
2.DLL.OUT.CLK90 0 0 0 1 0 0 0 0 1 0
0.HEX.H0.5 0 0 0 1 0 0 0 0 1 1
1.DLL.OUT.CLKDV 0 0 1 0 0 0 0 0 1 0
0.HEX.H0.6 0 0 1 0 0 0 0 0 1 1
1.DLL.OUT.CLK2X 0 1 0 0 0 0 0 1 1 0
0.HEX.H1.2 0 1 0 0 0 0 0 1 1 1
2.DLL.OUT.CLK180 0 1 0 0 0 0 1 0 1 0
0.HEX.H1.5 0 1 0 0 0 0 1 0 1 1
1.DLL.OUT.CLK270 0 1 0 0 0 1 0 0 1 0
1.DLL.OUT.CLK2X90 0 1 0 0 1 0 0 0 1 0
0.HEX.H1.3 0 1 0 0 1 0 0 0 1 1
2.DLL.OUT.CLK2X90 0 1 0 1 0 0 0 0 1 0
0.HEX.H1.4 0 1 0 1 0 0 0 0 1 1
1.DLL.OUT.CLK90 0 1 1 0 0 0 0 0 1 0
0.HEX.H1.1 0 1 1 0 0 0 0 0 1 1
2.DLL.OUT.CLKDV 1 0 0 0 0 0 0 0 1 0
1.DLL.OUT.CLK180 1 1 0 0 0 0 0 0 1 0
0.HEX.H1.6 1 1 0 0 0 0 0 0 1 1
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1 0.0.0 0.7.0 0.1.0 0.3.0 0.4.0 0.7.2 0.2.0 0.5.0 0.7.3 0.5.6
0.CLK.OUT.CLKPAD0 0 0 0 0 0 0 0 0 0 0
0.CLK.OUT.CLKPAD1 0 0 0 0 0 0 0 0 0 1
NONE 0 0 0 0 0 0 0 0 1 1
1.DLL.OUT.CLK0 0 0 0 0 0 0 0 1 1 0
0.HEX.H0.3 0 0 0 0 0 0 0 1 1 1
2.DLL.OUT.CLK2X 0 0 0 0 0 0 1 0 1 0
0.HEX.H0.2 0 0 0 0 0 0 1 0 1 1
2.DLL.OUT.CLK270 0 0 0 0 0 1 0 0 1 0
0.HEX.H0.1 0 0 0 0 0 1 0 0 1 1
2.DLL.OUT.CLK0 0 0 0 0 1 0 0 0 1 0
0.HEX.H0.4 0 0 0 0 1 0 0 0 1 1
2.DLL.OUT.CLK90 0 0 0 1 0 0 0 0 1 0
0.HEX.H0.5 0 0 0 1 0 0 0 0 1 1
1.DLL.OUT.CLKDV 0 0 1 0 0 0 0 0 1 0
0.HEX.H0.6 0 0 1 0 0 0 0 0 1 1
1.DLL.OUT.CLK2X 0 1 0 0 0 0 0 1 1 0
0.HEX.H1.2 0 1 0 0 0 0 0 1 1 1
2.DLL.OUT.CLK180 0 1 0 0 0 0 1 0 1 0
0.HEX.H1.5 0 1 0 0 0 0 1 0 1 1
1.DLL.OUT.CLK270 0 1 0 0 0 1 0 0 1 0
1.DLL.OUT.CLK2X90 0 1 0 0 1 0 0 0 1 0
0.HEX.H1.3 0 1 0 0 1 0 0 0 1 1
2.DLL.OUT.CLK2X90 0 1 0 1 0 0 0 0 1 0
0.HEX.H1.4 0 1 0 1 0 0 0 0 1 1
1.DLL.OUT.CLK90 0 1 1 0 0 0 0 0 1 0
0.HEX.H1.1 0 1 1 0 0 0 0 0 1 1
2.DLL.OUT.CLKDV 1 0 0 0 0 0 0 0 1 0
1.DLL.OUT.CLK180 1 1 0 0 0 0 0 0 1 0
0.HEX.H1.6 1 1 0 0 0 0 0 0 1 1
GCLK_INT:MUX.0.HEX.H0.1 0.5.17 0.6.17 0.4.17 0.3.17 0.2.17 0.0.17 0.1.17
GCLK_INT:MUX.0.HEX.H0.6 0.5.13 0.6.13 0.4.13 0.3.13 0.2.13 0.0.13 0.1.13
GCLK_INT:MUX.0.HEX.H1.1 0.5.16 0.6.16 0.4.16 0.3.16 0.2.16 0.0.16 0.1.16
GCLK_INT:MUX.0.HEX.H1.6 0.5.12 0.6.12 0.4.12 0.3.12 0.2.12 0.0.12 0.1.12
GCLK_INT:MUX.0.HEX.H2.1 0.5.15 0.6.15 0.4.15 0.3.15 0.2.15 0.0.15 0.1.15
GCLK_INT:MUX.0.HEX.H2.6 0.5.11 0.6.11 0.4.11 0.3.11 0.2.11 0.0.11 0.1.11
GCLK_INT:MUX.0.HEX.H3.1 0.5.14 0.6.14 0.4.14 0.3.14 0.2.14 0.0.14 0.1.14
GCLK_INT:MUX.0.HEX.H3.6 0.5.10 0.6.10 0.4.10 0.3.10 0.2.10 0.0.10 0.1.10
NONE 0 0 0 0 0 0 0
2.DLL.OUT.LOCKED 0 0 0 0 0 0 1
1.DLL.OUT.LOCKED 0 0 0 0 0 1 0
0.CLK.OUT.CLKPAD1 0 0 0 0 1 0 0
2.DLL.OUT.CLK0 0 0 0 1 0 0 0
2.DLL.OUT.CLKDV 0 0 1 0 0 0 0
0.CLK.OUT.BUFGCE.O0 0 1 0 0 0 0 1
1.DLL.OUT.CLK2X90 0 1 0 0 0 1 0
2.DLL.OUT.CLK180 0 1 0 0 1 0 0
2.DLL.OUT.CLK270 0 1 0 1 0 0 0
2.DLL.OUT.CLK2X 0 1 1 0 0 0 0
2.DLL.OUT.CLK2X90 1 0 0 0 0 0 1
0.CLK.OUT.BUFGCE.O1 1 0 0 0 0 1 0
1.DLL.OUT.CLK180 1 0 0 0 1 0 0
1.DLL.OUT.CLK0 1 0 0 1 0 0 0
2.DLL.OUT.CLK90 1 0 1 0 0 0 0
1.DLL.OUT.CLK270 1 1 0 0 0 0 1
1.DLL.OUT.CLK2X 1 1 0 0 0 1 0
0.CLK.OUT.CLKPAD0 1 1 0 0 1 0 0
1.DLL.OUT.CLK90 1 1 0 1 0 0 0
1.DLL.OUT.CLKDV 1 1 1 0 0 0 0
GCLK_INT:MUX.0.LH.0 0.5.5 0.6.5 0.1.5 0.2.5 0.3.5 0.4.5 0.0.5
GCLK_INT:MUX.0.LH.3 0.5.1 0.6.1 0.1.1 0.2.1 0.3.1 0.4.1 0.0.1
GCLK_INT:MUX.0.LH.6 0.5.8 0.6.8 0.1.8 0.2.8 0.3.8 0.4.8 0.0.8
GCLK_INT:MUX.0.LH.9 0.5.9 0.6.9 0.1.9 0.2.9 0.3.9 0.4.9 0.0.9
NONE 0 0 0 0 0 0 0
0.CLK.OUT.BUFGCE.O0 0 0 0 0 0 0 1
0.CLK.OUT.BUFGCE.O1 0 0 0 0 0 1 0
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0.CLK.OUT.CLKPAD0 0 1 0 0 0 1 0
2.DLL.OUT.CLK90 0 1 0 0 1 0 0
2.DLL.OUT.LOCKED 0 1 0 1 0 0 0
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1.DLL.OUT.LOCKED 1 0 0 0 0 0 1
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1.DLL.OUT.CLK2X90 1 0 0 0 1 0 0
1.DLL.OUT.CLK0 1 0 0 1 0 0 0
1.DLL.OUT.CLK90 1 0 1 0 0 0 0
2.DLL.OUT.CLKDV 1 1 0 0 0 0 1
2.DLL.OUT.CLK0 1 1 0 0 0 1 0
2.DLL.OUT.CLK2X 1 1 0 0 1 0 0
1.DLL.OUT.CLKDV 1 1 0 1 0 0 0
2.DLL.OUT.CLK270 1 1 1 0 0 0 0
GCLK_IO0:DELAY 0.4.3 0.3.3 0.2.3 0.1.3 0.0.3
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non-inverted [4] [3] [2] [1] [0]
GCLK_IO0:IBUF 1.1.16 1.0.16
GCLK_IO1:IBUF 1.1.17 1.0.17
CMOS 0 0
VREF_LV 0 1
VREF_HV 1 0
NONE 1 1

Tile CLKT_4DLL

Cells: 5

Switchbox GCLK_INT

virtex CLKT_4DLL switchbox GCLK_INT
DestinationSourceKind
TCELL0_HEX.H0.1TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
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TCELL0_CLK.OUT.CLKPAD1mux
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TCELL1_DLL.OUT.LOCKEDmux
TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
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TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.LOCKEDmux
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TCELL3_DLL.OUT.CLK90mux
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TCELL3_DLL.OUT.CLK2Xmux
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TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
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TCELL4_DLL.OUT.LOCKEDmux
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TCELL0_CLK.OUT.BUFGCE.O1mux
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TCELL1_DLL.OUT.CLK0mux
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TCELL2_DLL.OUT.CLK0mux
TCELL2_DLL.OUT.CLK90mux
TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
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TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
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TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
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TCELL4_DLL.OUT.LOCKEDmux
TCELL0_HEX.H1.6TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
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TCELL0_CLK.OUT.CLKPAD1mux
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TCELL1_DLL.OUT.CLK2X90mux
TCELL1_DLL.OUT.CLKDVmux
TCELL2_DLL.OUT.CLK0mux
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TCELL2_DLL.OUT.CLK180mux
TCELL2_DLL.OUT.CLK270mux
TCELL2_DLL.OUT.CLK2Xmux
TCELL2_DLL.OUT.CLK2X90mux
TCELL2_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
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TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
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TCELL0_CLK.IMUX.BUFGCE.CE0TCELL0_HEX.H2.3mux
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TCELL0_HEX.H3.2mux
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TCELL0_HEX.H3.4mux
TCELL0_HEX.H3.5mux
TCELL0_HEX.H3.6mux
TCELL0_CLK.IMUX.BUFGCE.CE1TCELL0_HEX.H2.3mux
TCELL0_HEX.H2.2mux
TCELL0_HEX.H2.1mux
TCELL0_HEX.H2.4mux
TCELL0_HEX.H2.5mux
TCELL0_HEX.H2.6mux
TCELL0_HEX.H3.3mux
TCELL0_HEX.H3.2mux
TCELL0_HEX.H3.1mux
TCELL0_HEX.H3.4mux
TCELL0_HEX.H3.5mux
TCELL0_HEX.H3.6mux

Bel GCLK_IO0

virtex CLKT_4DLL bel GCLK_IO0
PinDirectionWires
GCLKOUToutputTCELL0:CLK.OUT.CLKPAD0

Bel GCLK_IO1

virtex CLKT_4DLL bel GCLK_IO1
PinDirectionWires
GCLKOUToutputTCELL0:CLK.OUT.CLKPAD1

Bel BUFG0

virtex CLKT_4DLL bel BUFG0
PinDirectionWires
CEinputTCELL0:CLK.IMUX.BUFGCE.CE0
INinputTCELL0:CLK.IMUX.BUFGCE.CLK0
OUToutputTCELL0:CLK.OUT.BUFGCE.O0

Bel BUFG1

virtex CLKT_4DLL bel BUFG1
PinDirectionWires
CEinputTCELL0:CLK.IMUX.BUFGCE.CE1
INinputTCELL0:CLK.IMUX.BUFGCE.CLK1
OUToutputTCELL0:CLK.OUT.BUFGCE.O1

Bel IOFB0

virtex CLKT_4DLL bel IOFB0
PinDirectionWires
OoutputTCELL0:CLK.OUT.IOFB0

Bel IOFB1

virtex CLKT_4DLL bel IOFB1
PinDirectionWires
OoutputTCELL0:CLK.OUT.IOFB1

Bel wires

virtex CLKT_4DLL bel wires
WirePins
TCELL0:CLK.IMUX.BUFGCE.CLK0BUFG0.IN
TCELL0:CLK.IMUX.BUFGCE.CLK1BUFG1.IN
TCELL0:CLK.IMUX.BUFGCE.CE0BUFG0.CE
TCELL0:CLK.IMUX.BUFGCE.CE1BUFG1.CE
TCELL0:CLK.OUT.BUFGCE.O0BUFG0.OUT
TCELL0:CLK.OUT.BUFGCE.O1BUFG1.OUT
TCELL0:CLK.OUT.CLKPAD0GCLK_IO0.GCLKOUT
TCELL0:CLK.OUT.CLKPAD1GCLK_IO1.GCLKOUT
TCELL0:CLK.OUT.IOFB0IOFB0.O
TCELL0:CLK.OUT.IOFB1IOFB1.O

Bitstream

virtex CLKT_4DLL bittile 0
BitFrame
0 1 2 3 4 5 6 7
17 GCLK_INT:MUX.0.HEX.H0.1[2] GCLK_INT:MUX.0.HEX.H0.1[3] GCLK_INT:MUX.0.HEX.H0.1[1] GCLK_INT:MUX.0.HEX.H0.1[0] GCLK_INT:MUX.0.HEX.H0.1[5] GCLK_INT:MUX.0.HEX.H0.1[4] - ~GCLK_INT:DRIVE.0.HEX.H0.1
16 GCLK_INT:MUX.0.HEX.H1.1[2] GCLK_INT:MUX.0.HEX.H1.1[3] GCLK_INT:MUX.0.HEX.H1.1[1] GCLK_INT:MUX.0.HEX.H1.1[0] GCLK_INT:MUX.0.HEX.H1.1[5] GCLK_INT:MUX.0.HEX.H1.1[4] - ~GCLK_INT:DRIVE.0.HEX.H1.1
15 GCLK_INT:MUX.0.HEX.H2.1[2] GCLK_INT:MUX.0.HEX.H2.1[3] GCLK_INT:MUX.0.HEX.H2.1[1] GCLK_INT:MUX.0.HEX.H2.1[0] GCLK_INT:MUX.0.HEX.H2.1[5] GCLK_INT:MUX.0.HEX.H2.1[4] - ~GCLK_INT:DRIVE.0.HEX.H2.1
14 GCLK_INT:MUX.0.HEX.H3.1[2] GCLK_INT:MUX.0.HEX.H3.1[3] GCLK_INT:MUX.0.HEX.H3.1[1] GCLK_INT:MUX.0.HEX.H3.1[0] GCLK_INT:MUX.0.HEX.H3.1[5] GCLK_INT:MUX.0.HEX.H3.1[4] - ~GCLK_INT:DRIVE.0.HEX.H3.1
13 GCLK_INT:MUX.0.HEX.H0.6[2] GCLK_INT:MUX.0.HEX.H0.6[3] GCLK_INT:MUX.0.HEX.H0.6[1] GCLK_INT:MUX.0.HEX.H0.6[0] GCLK_INT:MUX.0.HEX.H0.6[5] GCLK_INT:MUX.0.HEX.H0.6[4] - ~GCLK_INT:DRIVE.0.HEX.H0.6
12 GCLK_INT:MUX.0.HEX.H1.6[2] GCLK_INT:MUX.0.HEX.H1.6[3] GCLK_INT:MUX.0.HEX.H1.6[1] GCLK_INT:MUX.0.HEX.H1.6[0] GCLK_INT:MUX.0.HEX.H1.6[5] GCLK_INT:MUX.0.HEX.H1.6[4] - ~GCLK_INT:DRIVE.0.HEX.H1.6
11 GCLK_INT:MUX.0.HEX.H2.6[2] GCLK_INT:MUX.0.HEX.H2.6[3] GCLK_INT:MUX.0.HEX.H2.6[1] GCLK_INT:MUX.0.HEX.H2.6[0] GCLK_INT:MUX.0.HEX.H2.6[5] GCLK_INT:MUX.0.HEX.H2.6[4] - ~GCLK_INT:DRIVE.0.HEX.H2.6
10 GCLK_INT:MUX.0.HEX.H3.6[2] GCLK_INT:MUX.0.HEX.H3.6[3] GCLK_INT:MUX.0.HEX.H3.6[1] GCLK_INT:MUX.0.HEX.H3.6[0] GCLK_INT:MUX.0.HEX.H3.6[5] GCLK_INT:MUX.0.HEX.H3.6[4] - ~GCLK_INT:DRIVE.0.HEX.H3.6
9 GCLK_INT:MUX.0.LH.9[2] GCLK_INT:MUX.0.LH.9[3] GCLK_INT:MUX.0.LH.9[1] GCLK_INT:MUX.0.LH.9[0] GCLK_INT:MUX.0.LH.9[5] GCLK_INT:MUX.0.LH.9[4] - GCLK_INT:DRIVE.0.LH.9
8 GCLK_INT:MUX.0.LH.6[2] GCLK_INT:MUX.0.LH.6[3] GCLK_INT:MUX.0.LH.6[1] GCLK_INT:MUX.0.LH.6[0] GCLK_INT:MUX.0.LH.6[5] GCLK_INT:MUX.0.LH.6[4] - GCLK_INT:DRIVE.0.LH.6
7 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[1] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[1]
6 GCLK_IO1:DELAY[1] GCLK_IO1:DELAY[2] BUFG0:DISABLE_ATTR BUFG1:DISABLE_ATTR GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[0] GCLK_IO1:DELAY[4] GCLK_IO1:DELAY[3]
5 GCLK_INT:MUX.0.LH.0[2] GCLK_INT:MUX.0.LH.0[3] GCLK_INT:MUX.0.LH.0[1] GCLK_INT:MUX.0.LH.0[0] GCLK_INT:MUX.0.LH.0[5] GCLK_INT:MUX.0.LH.0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[2] GCLK_INT:DRIVE.0.LH.0
4 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[6] GCLK_INT:INV.CLK.IMUX.BUFGCE.CE0 GCLK_INT:INV.CLK.IMUX.BUFGCE.CE1
3 GCLK_IO0:DELAY[0] GCLK_IO0:DELAY[1] GCLK_IO0:DELAY[2] GCLK_IO0:DELAY[3] GCLK_IO0:DELAY[4] GCLK_IO1:DELAY[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[1] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[1]
2 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[9] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[8] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[7] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[5]
1 GCLK_INT:MUX.0.LH.3[2] GCLK_INT:MUX.0.LH.3[3] GCLK_INT:MUX.0.LH.3[1] GCLK_INT:MUX.0.LH.3[0] GCLK_INT:MUX.0.LH.3[5] GCLK_INT:MUX.0.LH.3[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[10] GCLK_INT:DRIVE.0.LH.3
0 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[9] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[8] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[7] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[10]
virtex CLKT_4DLL bittile 1
BitFrame
0 1 2 3
17 GCLK_IO1:IBUF[0] GCLK_IO1:IBUF[1] IOFB1:IBUF[1] IOFB1:IBUF[0]
16 GCLK_IO0:IBUF[0] GCLK_IO0:IBUF[1] IOFB0:IBUF[1] IOFB0:IBUF[0]
15 - - - -
14 - - - -
13 - - - -
12 - - - -
11 - - - -
10 - - - -
9 - - - -
8 - - - -
7 - - - -
6 - - - -
5 - - - -
4 - - - -
3 - - - -
2 - - - -
1 - - - -
0 - - - -
BUFG0:DISABLE_ATTR 0.2.6
BUFG1:DISABLE_ATTR 0.3.6
GCLK_INT:DRIVE.0.LH.0 0.7.5
GCLK_INT:DRIVE.0.LH.3 0.7.1
GCLK_INT:DRIVE.0.LH.6 0.7.8
GCLK_INT:DRIVE.0.LH.9 0.7.9
GCLK_INT:INV.CLK.IMUX.BUFGCE.CE0 0.6.4
GCLK_INT:INV.CLK.IMUX.BUFGCE.CE1 0.7.4
non-inverted [0]
GCLK_INT:DRIVE.0.HEX.H0.1 0.7.17
GCLK_INT:DRIVE.0.HEX.H0.6 0.7.13
GCLK_INT:DRIVE.0.HEX.H1.1 0.7.16
GCLK_INT:DRIVE.0.HEX.H1.6 0.7.12
GCLK_INT:DRIVE.0.HEX.H2.1 0.7.15
GCLK_INT:DRIVE.0.HEX.H2.6 0.7.11
GCLK_INT:DRIVE.0.HEX.H3.1 0.7.14
GCLK_INT:DRIVE.0.HEX.H3.6 0.7.10
inverted ~[0]
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0 0.5.4 0.3.4 0.2.4 0.1.4 0.6.7 0.7.7 0.0.4
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1 0.4.4 0.5.7 0.4.7 0.3.7 0.0.7 0.1.7 0.2.7
NONE 0 0 0 0 0 0 0
0.HEX.H2.3 0 0 0 0 0 0 1
0.HEX.H2.2 0 0 0 0 0 1 0
0.HEX.H2.1 0 0 0 0 1 0 0
0.HEX.H2.4 0 0 0 1 0 0 0
0.HEX.H2.5 0 0 1 0 0 0 0
0.HEX.H2.6 0 1 0 0 0 0 0
0.HEX.H3.3 1 0 0 0 0 0 1
0.HEX.H3.2 1 0 0 0 0 1 0
0.HEX.H3.1 1 0 0 0 1 0 0
0.HEX.H3.4 1 0 0 1 0 0 0
0.HEX.H3.5 1 0 1 0 0 0 0
0.HEX.H3.6 1 1 0 0 0 0 0
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0 0.7.0 0.1.2 0.2.2 0.4.2 0.5.2 0.0.2 0.3.2 0.6.2 0.6.0 0.6.3 0.4.6
0.CLK.OUT.CLKPAD1 0 0 0 0 0 0 0 0 0 0 0
0.CLK.OUT.CLKPAD0 0 0 0 0 0 0 0 0 0 0 1
NONE 0 0 0 0 0 0 0 0 0 1 1
1.DLL.OUT.CLK2X 0 0 0 0 0 0 0 1 0 1 0
0.HEX.H1.2 0 0 0 0 0 0 0 1 0 1 1
1.DLL.OUT.CLK0 0 0 0 0 0 0 0 1 1 1 0
0.HEX.H0.3 0 0 0 0 0 0 0 1 1 1 1
2.DLL.OUT.CLK180 0 0 0 0 0 0 1 0 0 1 0
0.HEX.H1.5 0 0 0 0 0 0 1 0 0 1 1
2.DLL.OUT.CLK2X 0 0 0 0 0 0 1 0 1 1 0
0.HEX.H0.2 0 0 0 0 0 0 1 0 1 1 1
1.DLL.OUT.CLK270 0 0 0 0 0 1 0 0 0 1 0
2.DLL.OUT.CLK270 0 0 0 0 0 1 0 0 1 1 0
0.HEX.H0.1 0 0 0 0 0 1 0 0 1 1 1
1.DLL.OUT.CLK2X90 0 0 0 0 1 0 0 0 0 1 0
0.HEX.H1.3 0 0 0 0 1 0 0 0 0 1 1
2.DLL.OUT.CLK0 0 0 0 0 1 0 0 0 1 1 0
0.HEX.H0.4 0 0 0 0 1 0 0 0 1 1 1
2.DLL.OUT.CLK2X90 0 0 0 1 0 0 0 0 0 1 0
0.HEX.H1.4 0 0 0 1 0 0 0 0 0 1 1
2.DLL.OUT.CLK90 0 0 0 1 0 0 0 0 1 1 0
0.HEX.H0.5 0 0 0 1 0 0 0 0 1 1 1
1.DLL.OUT.CLK90 0 0 1 0 0 0 0 0 0 1 0
0.HEX.H1.1 0 0 1 0 0 0 0 0 0 1 1
1.DLL.OUT.CLKDV 0 0 1 0 0 0 0 0 1 1 0
0.HEX.H0.6 0 0 1 0 0 0 0 0 1 1 1
1.DLL.OUT.CLK180 0 1 0 0 0 0 0 0 0 1 0
0.HEX.H1.6 0 1 0 0 0 0 0 0 0 1 1
2.DLL.OUT.CLKDV 0 1 0 0 0 0 0 0 1 1 0
3.DLL.OUT.CLK2X90 1 0 0 0 0 0 0 1 0 1 0
4.DLL.OUT.CLK0 1 0 0 0 0 0 0 1 0 1 1
3.DLL.OUT.CLKDV 1 0 0 0 0 0 1 0 0 1 0
4.DLL.OUT.CLK2X90 1 0 0 0 0 0 1 0 0 1 1
3.DLL.OUT.CLK270 1 0 0 0 0 1 0 0 0 1 0
4.DLL.OUT.CLK180 1 0 0 0 0 1 0 0 0 1 1
3.DLL.OUT.CLK0 1 0 0 0 1 0 0 0 0 1 0
4.DLL.OUT.CLK90 1 0 0 0 1 0 0 0 0 1 1
3.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 0
4.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 1
3.DLL.OUT.CLK90 1 0 1 0 0 0 0 0 0 1 0
4.DLL.OUT.CLKDV 1 0 1 0 0 0 0 0 0 1 1
3.DLL.OUT.CLK180 1 1 0 0 0 0 0 0 0 1 0
4.DLL.OUT.CLK270 1 1 0 0 0 0 0 0 0 1 1
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1 0.6.1 0.0.0 0.1.0 0.3.0 0.4.0 0.7.2 0.2.0 0.5.0 0.6.5 0.7.3 0.5.6
0.CLK.OUT.CLKPAD0 0 0 0 0 0 0 0 0 0 0 0
0.CLK.OUT.CLKPAD1 0 0 0 0 0 0 0 0 0 0 1
NONE 0 0 0 0 0 0 0 0 0 1 1
1.DLL.OUT.CLK2X 0 0 0 0 0 0 0 1 0 1 0
0.HEX.H1.2 0 0 0 0 0 0 0 1 0 1 1
1.DLL.OUT.CLK0 0 0 0 0 0 0 0 1 1 1 0
0.HEX.H0.3 0 0 0 0 0 0 0 1 1 1 1
2.DLL.OUT.CLK180 0 0 0 0 0 0 1 0 0 1 0
0.HEX.H1.5 0 0 0 0 0 0 1 0 0 1 1
2.DLL.OUT.CLK2X 0 0 0 0 0 0 1 0 1 1 0
0.HEX.H0.2 0 0 0 0 0 0 1 0 1 1 1
1.DLL.OUT.CLK270 0 0 0 0 0 1 0 0 0 1 0
2.DLL.OUT.CLK270 0 0 0 0 0 1 0 0 1 1 0
0.HEX.H0.1 0 0 0 0 0 1 0 0 1 1 1
1.DLL.OUT.CLK2X90 0 0 0 0 1 0 0 0 0 1 0
0.HEX.H1.3 0 0 0 0 1 0 0 0 0 1 1
2.DLL.OUT.CLK0 0 0 0 0 1 0 0 0 1 1 0
0.HEX.H0.4 0 0 0 0 1 0 0 0 1 1 1
2.DLL.OUT.CLK2X90 0 0 0 1 0 0 0 0 0 1 0
0.HEX.H1.4 0 0 0 1 0 0 0 0 0 1 1
2.DLL.OUT.CLK90 0 0 0 1 0 0 0 0 1 1 0
0.HEX.H0.5 0 0 0 1 0 0 0 0 1 1 1
1.DLL.OUT.CLK90 0 0 1 0 0 0 0 0 0 1 0
0.HEX.H1.1 0 0 1 0 0 0 0 0 0 1 1
1.DLL.OUT.CLKDV 0 0 1 0 0 0 0 0 1 1 0
0.HEX.H0.6 0 0 1 0 0 0 0 0 1 1 1
1.DLL.OUT.CLK180 0 1 0 0 0 0 0 0 0 1 0
0.HEX.H1.6 0 1 0 0 0 0 0 0 0 1 1
2.DLL.OUT.CLKDV 0 1 0 0 0 0 0 0 1 1 0
3.DLL.OUT.CLK2X90 1 0 0 0 0 0 0 1 0 1 0
4.DLL.OUT.CLK0 1 0 0 0 0 0 0 1 0 1 1
3.DLL.OUT.CLKDV 1 0 0 0 0 0 1 0 0 1 0
4.DLL.OUT.CLK2X90 1 0 0 0 0 0 1 0 0 1 1
3.DLL.OUT.CLK270 1 0 0 0 0 1 0 0 0 1 0
4.DLL.OUT.CLK180 1 0 0 0 0 1 0 0 0 1 1
3.DLL.OUT.CLK0 1 0 0 0 1 0 0 0 0 1 0
4.DLL.OUT.CLK90 1 0 0 0 1 0 0 0 0 1 1
3.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 0
4.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 1
3.DLL.OUT.CLK90 1 0 1 0 0 0 0 0 0 1 0
4.DLL.OUT.CLKDV 1 0 1 0 0 0 0 0 0 1 1
3.DLL.OUT.CLK180 1 1 0 0 0 0 0 0 0 1 0
4.DLL.OUT.CLK270 1 1 0 0 0 0 0 0 0 1 1
GCLK_INT:MUX.0.HEX.H0.1 0.4.17 0.5.17 0.1.17 0.0.17 0.2.17 0.3.17
GCLK_INT:MUX.0.HEX.H0.6 0.4.13 0.5.13 0.1.13 0.0.13 0.2.13 0.3.13
GCLK_INT:MUX.0.HEX.H1.1 0.4.16 0.5.16 0.1.16 0.0.16 0.2.16 0.3.16
GCLK_INT:MUX.0.HEX.H1.6 0.4.12 0.5.12 0.1.12 0.0.12 0.2.12 0.3.12
GCLK_INT:MUX.0.HEX.H2.1 0.4.15 0.5.15 0.1.15 0.0.15 0.2.15 0.3.15
GCLK_INT:MUX.0.HEX.H2.6 0.4.11 0.5.11 0.1.11 0.0.11 0.2.11 0.3.11
GCLK_INT:MUX.0.HEX.H3.1 0.4.14 0.5.14 0.1.14 0.0.14 0.2.14 0.3.14
GCLK_INT:MUX.0.HEX.H3.6 0.4.10 0.5.10 0.1.10 0.0.10 0.2.10 0.3.10
GCLK_INT:MUX.0.LH.0 0.4.5 0.5.5 0.1.5 0.0.5 0.2.5 0.3.5
GCLK_INT:MUX.0.LH.3 0.4.1 0.5.1 0.1.1 0.0.1 0.2.1 0.3.1
GCLK_INT:MUX.0.LH.6 0.4.8 0.5.8 0.1.8 0.0.8 0.2.8 0.3.8
GCLK_INT:MUX.0.LH.9 0.4.9 0.5.9 0.1.9 0.0.9 0.2.9 0.3.9
0.CLK.OUT.CLKPAD0 0 0 0 0 1 1
1.DLL.OUT.CLK2X90 0 0 0 1 0 1
0.CLK.OUT.BUFGCE.O0 0 0 0 1 1 1
1.DLL.OUT.CLK90 0 0 1 0 0 1
1.DLL.OUT.CLKDV 0 0 1 0 1 1
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3.DLL.OUT.CLK2X 0 1 0 0 1 0
2.DLL.OUT.CLK270 0 1 0 0 1 1
3.DLL.OUT.CLKDV 0 1 0 1 0 0
2.DLL.OUT.CLK2X90 0 1 0 1 0 1
4.DLL.OUT.CLK180 0 1 0 1 1 0
1.DLL.OUT.CLK180 0 1 0 1 1 1
3.DLL.OUT.CLK270 0 1 1 0 0 0
2.DLL.OUT.CLK2X 0 1 1 0 0 1
3.DLL.OUT.CLK90 0 1 1 0 1 0
0.CLK.OUT.BUFGCE.O1 0 1 1 0 1 1
4.DLL.OUT.CLK270 0 1 1 1 0 0
1.DLL.OUT.CLK0 0 1 1 1 0 1
4.DLL.OUT.CLK2X 1 0 0 0 1 0
2.DLL.OUT.CLK90 1 0 0 0 1 1
3.DLL.OUT.CLK2X90 1 0 0 1 0 0
0.CLK.OUT.CLKPAD1 1 0 0 1 0 1
3.DLL.OUT.CLK180 1 0 0 1 1 0
2.DLL.OUT.CLK0 1 0 0 1 1 1
4.DLL.OUT.CLK90 1 0 1 0 0 0
1.DLL.OUT.LOCKED 1 0 1 0 0 1
4.DLL.OUT.CLK2X90 1 0 1 0 1 0
2.DLL.OUT.LOCKED 1 0 1 0 1 1
3.DLL.OUT.CLK0 1 0 1 1 0 0
2.DLL.OUT.CLKDV 1 0 1 1 0 1
4.DLL.OUT.LOCKED 1 1 0 0 1 0
4.DLL.OUT.CLKDV 1 1 0 1 0 0
1.DLL.OUT.CLK2X 1 1 0 1 1 0
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4.DLL.OUT.CLK0 1 1 1 0 1 0
1.DLL.OUT.CLK270 1 1 1 1 0 0
GCLK_IO0:DELAY 0.4.3 0.3.3 0.2.3 0.1.3 0.0.3
GCLK_IO1:DELAY 0.6.6 0.7.6 0.1.6 0.0.6 0.5.3
non-inverted [4] [3] [2] [1] [0]
GCLK_IO0:IBUF 1.1.16 1.0.16
GCLK_IO1:IBUF 1.1.17 1.0.17
CMOS 0 0
VREF 0 1
DIFF 1 0
NONE 1 1
IOFB0:IBUF 1.2.16 1.3.16
IOFB1:IBUF 1.2.17 1.3.17
CMOS 0 1
VREF 1 0
NONE 1 1

Tile CLKT_2DLL

Cells: 5

Switchbox GCLK_INT

virtex CLKT_2DLL switchbox GCLK_INT
DestinationSourceKind
TCELL0_HEX.H0.1TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_HEX.H0.6TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_HEX.H1.1TCELL0_CLK.OUT.BUFGCE.O0mux
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TCELL0_CLK.OUT.CLKPAD1mux
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TCELL0_LH.3TCELL0_CLK.OUT.BUFGCE.O0mux
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TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_LH.6TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.LOCKEDmux
TCELL0_LH.9TCELL0_CLK.OUT.BUFGCE.O0mux
TCELL0_CLK.OUT.BUFGCE.O1mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL3_DLL.OUT.LOCKEDmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
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TCELL0_CLK.IMUX.BUFGCE.CLK0TCELL0_HEX.H0.3mux
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TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
TCELL4_DLL.OUT.CLK270mux
TCELL4_DLL.OUT.CLK2Xmux
TCELL4_DLL.OUT.CLK2X90mux
TCELL4_DLL.OUT.CLKDVmux
TCELL0_CLK.IMUX.BUFGCE.CLK1TCELL0_HEX.H0.3mux
TCELL0_HEX.H0.2mux
TCELL0_HEX.H0.1mux
TCELL0_HEX.H0.4mux
TCELL0_HEX.H0.5mux
TCELL0_HEX.H0.6mux
TCELL0_HEX.H1.3mux
TCELL0_HEX.H1.2mux
TCELL0_HEX.H1.1mux
TCELL0_HEX.H1.4mux
TCELL0_HEX.H1.5mux
TCELL0_HEX.H1.6mux
TCELL0_CLK.OUT.CLKPAD0mux
TCELL0_CLK.OUT.CLKPAD1mux
TCELL3_DLL.OUT.CLK0mux
TCELL3_DLL.OUT.CLK90mux
TCELL3_DLL.OUT.CLK180mux
TCELL3_DLL.OUT.CLK270mux
TCELL3_DLL.OUT.CLK2Xmux
TCELL3_DLL.OUT.CLK2X90mux
TCELL3_DLL.OUT.CLKDVmux
TCELL4_DLL.OUT.CLK0mux
TCELL4_DLL.OUT.CLK90mux
TCELL4_DLL.OUT.CLK180mux
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TCELL4_DLL.OUT.CLKDVmux
TCELL0_CLK.IMUX.BUFGCE.CE0TCELL0_HEX.H2.3mux
TCELL0_HEX.H2.2mux
TCELL0_HEX.H2.1mux
TCELL0_HEX.H2.4mux
TCELL0_HEX.H2.5mux
TCELL0_HEX.H2.6mux
TCELL0_HEX.H3.3mux
TCELL0_HEX.H3.2mux
TCELL0_HEX.H3.1mux
TCELL0_HEX.H3.4mux
TCELL0_HEX.H3.5mux
TCELL0_HEX.H3.6mux
TCELL0_CLK.IMUX.BUFGCE.CE1TCELL0_HEX.H2.3mux
TCELL0_HEX.H2.2mux
TCELL0_HEX.H2.1mux
TCELL0_HEX.H2.4mux
TCELL0_HEX.H2.5mux
TCELL0_HEX.H2.6mux
TCELL0_HEX.H3.3mux
TCELL0_HEX.H3.2mux
TCELL0_HEX.H3.1mux
TCELL0_HEX.H3.4mux
TCELL0_HEX.H3.5mux
TCELL0_HEX.H3.6mux

Bel GCLK_IO0

virtex CLKT_2DLL bel GCLK_IO0
PinDirectionWires
GCLKOUToutputTCELL0:CLK.OUT.CLKPAD0

Bel GCLK_IO1

virtex CLKT_2DLL bel GCLK_IO1
PinDirectionWires
GCLKOUToutputTCELL0:CLK.OUT.CLKPAD1

Bel BUFG0

virtex CLKT_2DLL bel BUFG0
PinDirectionWires
CEinputTCELL0:CLK.IMUX.BUFGCE.CE0
INinputTCELL0:CLK.IMUX.BUFGCE.CLK0
OUToutputTCELL0:CLK.OUT.BUFGCE.O0

Bel BUFG1

virtex CLKT_2DLL bel BUFG1
PinDirectionWires
CEinputTCELL0:CLK.IMUX.BUFGCE.CE1
INinputTCELL0:CLK.IMUX.BUFGCE.CLK1
OUToutputTCELL0:CLK.OUT.BUFGCE.O1

Bel IOFB0

virtex CLKT_2DLL bel IOFB0
PinDirectionWires
OoutputTCELL0:CLK.OUT.IOFB0

Bel IOFB1

virtex CLKT_2DLL bel IOFB1
PinDirectionWires
OoutputTCELL0:CLK.OUT.IOFB1

Bel wires

virtex CLKT_2DLL bel wires
WirePins
TCELL0:CLK.IMUX.BUFGCE.CLK0BUFG0.IN
TCELL0:CLK.IMUX.BUFGCE.CLK1BUFG1.IN
TCELL0:CLK.IMUX.BUFGCE.CE0BUFG0.CE
TCELL0:CLK.IMUX.BUFGCE.CE1BUFG1.CE
TCELL0:CLK.OUT.BUFGCE.O0BUFG0.OUT
TCELL0:CLK.OUT.BUFGCE.O1BUFG1.OUT
TCELL0:CLK.OUT.CLKPAD0GCLK_IO0.GCLKOUT
TCELL0:CLK.OUT.CLKPAD1GCLK_IO1.GCLKOUT
TCELL0:CLK.OUT.IOFB0IOFB0.O
TCELL0:CLK.OUT.IOFB1IOFB1.O

Bitstream

virtex CLKT_2DLL bittile 0
BitFrame
0 1 2 3 4 5 6 7
17 GCLK_INT:MUX.0.HEX.H0.1[2] GCLK_INT:MUX.0.HEX.H0.1[3] GCLK_INT:MUX.0.HEX.H0.1[1] GCLK_INT:MUX.0.HEX.H0.1[0] GCLK_INT:MUX.0.HEX.H0.1[5] GCLK_INT:MUX.0.HEX.H0.1[4] - ~GCLK_INT:DRIVE.0.HEX.H0.1
16 GCLK_INT:MUX.0.HEX.H1.1[2] GCLK_INT:MUX.0.HEX.H1.1[3] GCLK_INT:MUX.0.HEX.H1.1[1] GCLK_INT:MUX.0.HEX.H1.1[0] GCLK_INT:MUX.0.HEX.H1.1[5] GCLK_INT:MUX.0.HEX.H1.1[4] - ~GCLK_INT:DRIVE.0.HEX.H1.1
15 GCLK_INT:MUX.0.HEX.H2.1[2] GCLK_INT:MUX.0.HEX.H2.1[3] GCLK_INT:MUX.0.HEX.H2.1[1] GCLK_INT:MUX.0.HEX.H2.1[0] GCLK_INT:MUX.0.HEX.H2.1[5] GCLK_INT:MUX.0.HEX.H2.1[4] - ~GCLK_INT:DRIVE.0.HEX.H2.1
14 GCLK_INT:MUX.0.HEX.H3.1[2] GCLK_INT:MUX.0.HEX.H3.1[3] GCLK_INT:MUX.0.HEX.H3.1[1] GCLK_INT:MUX.0.HEX.H3.1[0] GCLK_INT:MUX.0.HEX.H3.1[5] GCLK_INT:MUX.0.HEX.H3.1[4] - ~GCLK_INT:DRIVE.0.HEX.H3.1
13 GCLK_INT:MUX.0.HEX.H0.6[2] GCLK_INT:MUX.0.HEX.H0.6[3] GCLK_INT:MUX.0.HEX.H0.6[1] GCLK_INT:MUX.0.HEX.H0.6[0] GCLK_INT:MUX.0.HEX.H0.6[5] GCLK_INT:MUX.0.HEX.H0.6[4] - ~GCLK_INT:DRIVE.0.HEX.H0.6
12 GCLK_INT:MUX.0.HEX.H1.6[2] GCLK_INT:MUX.0.HEX.H1.6[3] GCLK_INT:MUX.0.HEX.H1.6[1] GCLK_INT:MUX.0.HEX.H1.6[0] GCLK_INT:MUX.0.HEX.H1.6[5] GCLK_INT:MUX.0.HEX.H1.6[4] - ~GCLK_INT:DRIVE.0.HEX.H1.6
11 GCLK_INT:MUX.0.HEX.H2.6[2] GCLK_INT:MUX.0.HEX.H2.6[3] GCLK_INT:MUX.0.HEX.H2.6[1] GCLK_INT:MUX.0.HEX.H2.6[0] GCLK_INT:MUX.0.HEX.H2.6[5] GCLK_INT:MUX.0.HEX.H2.6[4] - ~GCLK_INT:DRIVE.0.HEX.H2.6
10 GCLK_INT:MUX.0.HEX.H3.6[2] GCLK_INT:MUX.0.HEX.H3.6[3] GCLK_INT:MUX.0.HEX.H3.6[1] GCLK_INT:MUX.0.HEX.H3.6[0] GCLK_INT:MUX.0.HEX.H3.6[5] GCLK_INT:MUX.0.HEX.H3.6[4] - ~GCLK_INT:DRIVE.0.HEX.H3.6
9 GCLK_INT:MUX.0.LH.9[2] GCLK_INT:MUX.0.LH.9[3] GCLK_INT:MUX.0.LH.9[1] GCLK_INT:MUX.0.LH.9[0] GCLK_INT:MUX.0.LH.9[5] GCLK_INT:MUX.0.LH.9[4] - GCLK_INT:DRIVE.0.LH.9
8 GCLK_INT:MUX.0.LH.6[2] GCLK_INT:MUX.0.LH.6[3] GCLK_INT:MUX.0.LH.6[1] GCLK_INT:MUX.0.LH.6[0] GCLK_INT:MUX.0.LH.6[5] GCLK_INT:MUX.0.LH.6[4] - GCLK_INT:DRIVE.0.LH.6
7 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[1] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[1]
6 GCLK_IO1:DELAY[1] GCLK_IO1:DELAY[2] BUFG0:DISABLE_ATTR BUFG1:DISABLE_ATTR GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[0] GCLK_IO1:DELAY[4] GCLK_IO1:DELAY[3]
5 GCLK_INT:MUX.0.LH.0[2] GCLK_INT:MUX.0.LH.0[3] GCLK_INT:MUX.0.LH.0[1] GCLK_INT:MUX.0.LH.0[0] GCLK_INT:MUX.0.LH.0[5] GCLK_INT:MUX.0.LH.0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[2] GCLK_INT:DRIVE.0.LH.0
4 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0[6] GCLK_INT:INV.CLK.IMUX.BUFGCE.CE0 GCLK_INT:INV.CLK.IMUX.BUFGCE.CE1
3 GCLK_IO0:DELAY[0] GCLK_IO0:DELAY[1] GCLK_IO0:DELAY[2] GCLK_IO0:DELAY[3] GCLK_IO0:DELAY[4] GCLK_IO1:DELAY[0] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[1] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[1]
2 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[5] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[9] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[8] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[7] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[5]
1 GCLK_INT:MUX.0.LH.3[2] GCLK_INT:MUX.0.LH.3[3] GCLK_INT:MUX.0.LH.3[1] GCLK_INT:MUX.0.LH.3[0] GCLK_INT:MUX.0.LH.3[5] GCLK_INT:MUX.0.LH.3[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[10] GCLK_INT:DRIVE.0.LH.3
0 GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[9] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[8] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[4] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[7] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[6] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1[3] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[2] GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0[10]
virtex CLKT_2DLL bittile 1
BitFrame
0 1 2 3
17 GCLK_IO1:IBUF[0] GCLK_IO1:IBUF[1] IOFB1:IBUF[1] IOFB1:IBUF[0]
16 GCLK_IO0:IBUF[0] GCLK_IO0:IBUF[1] IOFB0:IBUF[1] IOFB0:IBUF[0]
15 - - - -
14 - - - -
13 - - - -
12 - - - -
11 - - - -
10 - - - -
9 - - - -
8 - - - -
7 - - - -
6 - - - -
5 - - - -
4 - - - -
3 - - - -
2 - - - -
1 - - - -
0 - - - -
BUFG0:DISABLE_ATTR 0.2.6
BUFG1:DISABLE_ATTR 0.3.6
GCLK_INT:DRIVE.0.LH.0 0.7.5
GCLK_INT:DRIVE.0.LH.3 0.7.1
GCLK_INT:DRIVE.0.LH.6 0.7.8
GCLK_INT:DRIVE.0.LH.9 0.7.9
GCLK_INT:INV.CLK.IMUX.BUFGCE.CE0 0.6.4
GCLK_INT:INV.CLK.IMUX.BUFGCE.CE1 0.7.4
non-inverted [0]
GCLK_INT:DRIVE.0.HEX.H0.1 0.7.17
GCLK_INT:DRIVE.0.HEX.H0.6 0.7.13
GCLK_INT:DRIVE.0.HEX.H1.1 0.7.16
GCLK_INT:DRIVE.0.HEX.H1.6 0.7.12
GCLK_INT:DRIVE.0.HEX.H2.1 0.7.15
GCLK_INT:DRIVE.0.HEX.H2.6 0.7.11
GCLK_INT:DRIVE.0.HEX.H3.1 0.7.14
GCLK_INT:DRIVE.0.HEX.H3.6 0.7.10
inverted ~[0]
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE0 0.5.4 0.3.4 0.2.4 0.1.4 0.6.7 0.7.7 0.0.4
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CE1 0.4.4 0.5.7 0.4.7 0.3.7 0.0.7 0.1.7 0.2.7
NONE 0 0 0 0 0 0 0
0.HEX.H2.3 0 0 0 0 0 0 1
0.HEX.H2.2 0 0 0 0 0 1 0
0.HEX.H2.1 0 0 0 0 1 0 0
0.HEX.H2.4 0 0 0 1 0 0 0
0.HEX.H2.5 0 0 1 0 0 0 0
0.HEX.H2.6 0 1 0 0 0 0 0
0.HEX.H3.3 1 0 0 0 0 0 1
0.HEX.H3.2 1 0 0 0 0 1 0
0.HEX.H3.1 1 0 0 0 1 0 0
0.HEX.H3.4 1 0 0 1 0 0 0
0.HEX.H3.5 1 0 1 0 0 0 0
0.HEX.H3.6 1 1 0 0 0 0 0
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK0 0.7.0 0.1.2 0.2.2 0.4.2 0.5.2 0.0.2 0.3.2 0.6.2 0.6.0 0.6.3 0.4.6
0.CLK.OUT.CLKPAD1 0 0 0 0 0 0 0 0 0 0 0
0.CLK.OUT.CLKPAD0 0 0 0 0 0 0 0 0 0 0 1
NONE 0 0 0 0 0 0 0 0 0 1 1
0.HEX.H1.2 0 0 0 0 0 0 0 1 0 1 1
0.HEX.H0.3 0 0 0 0 0 0 0 1 1 1 1
0.HEX.H1.5 0 0 0 0 0 0 1 0 0 1 1
0.HEX.H0.2 0 0 0 0 0 0 1 0 1 1 1
0.HEX.H0.1 0 0 0 0 0 1 0 0 1 1 1
0.HEX.H1.3 0 0 0 0 1 0 0 0 0 1 1
0.HEX.H0.4 0 0 0 0 1 0 0 0 1 1 1
0.HEX.H1.4 0 0 0 1 0 0 0 0 0 1 1
0.HEX.H0.5 0 0 0 1 0 0 0 0 1 1 1
0.HEX.H1.1 0 0 1 0 0 0 0 0 0 1 1
0.HEX.H0.6 0 0 1 0 0 0 0 0 1 1 1
0.HEX.H1.6 0 1 0 0 0 0 0 0 0 1 1
3.DLL.OUT.CLK2X90 1 0 0 0 0 0 0 1 0 1 0
4.DLL.OUT.CLK0 1 0 0 0 0 0 0 1 0 1 1
3.DLL.OUT.CLKDV 1 0 0 0 0 0 1 0 0 1 0
4.DLL.OUT.CLK2X90 1 0 0 0 0 0 1 0 0 1 1
3.DLL.OUT.CLK270 1 0 0 0 0 1 0 0 0 1 0
4.DLL.OUT.CLK180 1 0 0 0 0 1 0 0 0 1 1
3.DLL.OUT.CLK0 1 0 0 0 1 0 0 0 0 1 0
4.DLL.OUT.CLK90 1 0 0 0 1 0 0 0 0 1 1
3.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 0
4.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 1
3.DLL.OUT.CLK90 1 0 1 0 0 0 0 0 0 1 0
4.DLL.OUT.CLKDV 1 0 1 0 0 0 0 0 0 1 1
3.DLL.OUT.CLK180 1 1 0 0 0 0 0 0 0 1 0
4.DLL.OUT.CLK270 1 1 0 0 0 0 0 0 0 1 1
GCLK_INT:MUX.0.CLK.IMUX.BUFGCE.CLK1 0.6.1 0.0.0 0.1.0 0.3.0 0.4.0 0.7.2 0.2.0 0.5.0 0.6.5 0.7.3 0.5.6
0.CLK.OUT.CLKPAD0 0 0 0 0 0 0 0 0 0 0 0
0.CLK.OUT.CLKPAD1 0 0 0 0 0 0 0 0 0 0 1
NONE 0 0 0 0 0 0 0 0 0 1 1
0.HEX.H1.2 0 0 0 0 0 0 0 1 0 1 1
0.HEX.H0.3 0 0 0 0 0 0 0 1 1 1 1
0.HEX.H1.5 0 0 0 0 0 0 1 0 0 1 1
0.HEX.H0.2 0 0 0 0 0 0 1 0 1 1 1
0.HEX.H0.1 0 0 0 0 0 1 0 0 1 1 1
0.HEX.H1.3 0 0 0 0 1 0 0 0 0 1 1
0.HEX.H0.4 0 0 0 0 1 0 0 0 1 1 1
0.HEX.H1.4 0 0 0 1 0 0 0 0 0 1 1
0.HEX.H0.5 0 0 0 1 0 0 0 0 1 1 1
0.HEX.H1.1 0 0 1 0 0 0 0 0 0 1 1
0.HEX.H0.6 0 0 1 0 0 0 0 0 1 1 1
0.HEX.H1.6 0 1 0 0 0 0 0 0 0 1 1
3.DLL.OUT.CLK2X90 1 0 0 0 0 0 0 1 0 1 0
4.DLL.OUT.CLK0 1 0 0 0 0 0 0 1 0 1 1
3.DLL.OUT.CLKDV 1 0 0 0 0 0 1 0 0 1 0
4.DLL.OUT.CLK2X90 1 0 0 0 0 0 1 0 0 1 1
3.DLL.OUT.CLK270 1 0 0 0 0 1 0 0 0 1 0
4.DLL.OUT.CLK180 1 0 0 0 0 1 0 0 0 1 1
3.DLL.OUT.CLK0 1 0 0 0 1 0 0 0 0 1 0
4.DLL.OUT.CLK90 1 0 0 0 1 0 0 0 0 1 1
3.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 0
4.DLL.OUT.CLK2X 1 0 0 1 0 0 0 0 0 1 1
3.DLL.OUT.CLK90 1 0 1 0 0 0 0 0 0 1 0
4.DLL.OUT.CLKDV 1 0 1 0 0 0 0 0 0 1 1
3.DLL.OUT.CLK180 1 1 0 0 0 0 0 0 0 1 0
4.DLL.OUT.CLK270 1 1 0 0 0 0 0 0 0 1 1
GCLK_INT:MUX.0.HEX.H0.1 0.4.17 0.5.17 0.1.17 0.0.17 0.2.17 0.3.17
GCLK_INT:MUX.0.HEX.H0.6 0.4.13 0.5.13 0.1.13 0.0.13 0.2.13 0.3.13
GCLK_INT:MUX.0.HEX.H1.1 0.4.16 0.5.16 0.1.16 0.0.16 0.2.16 0.3.16
GCLK_INT:MUX.0.HEX.H1.6 0.4.12 0.5.12 0.1.12 0.0.12 0.2.12 0.3.12
GCLK_INT:MUX.0.HEX.H2.1 0.4.15 0.5.15 0.1.15 0.0.15 0.2.15 0.3.15
GCLK_INT:MUX.0.HEX.H2.6 0.4.11 0.5.11 0.1.11 0.0.11 0.2.11 0.3.11
GCLK_INT:MUX.0.HEX.H3.1 0.4.14 0.5.14 0.1.14 0.0.14 0.2.14 0.3.14
GCLK_INT:MUX.0.HEX.H3.6 0.4.10 0.5.10 0.1.10 0.0.10 0.2.10 0.3.10
GCLK_INT:MUX.0.LH.0 0.4.5 0.5.5 0.1.5 0.0.5 0.2.5 0.3.5
GCLK_INT:MUX.0.LH.3 0.4.1 0.5.1 0.1.1 0.0.1 0.2.1 0.3.1
GCLK_INT:MUX.0.LH.6 0.4.8 0.5.8 0.1.8 0.0.8 0.2.8 0.3.8
GCLK_INT:MUX.0.LH.9 0.4.9 0.5.9 0.1.9 0.0.9 0.2.9 0.3.9
0.CLK.OUT.CLKPAD0 0 0 0 0 1 1
0.CLK.OUT.BUFGCE.O0 0 0 0 1 1 1
3.DLL.OUT.CLK2X 0 1 0 0 1 0
3.DLL.OUT.CLKDV 0 1 0 1 0 0
4.DLL.OUT.CLK180 0 1 0 1 1 0
3.DLL.OUT.CLK270 0 1 1 0 0 0
3.DLL.OUT.CLK90 0 1 1 0 1 0
0.CLK.OUT.BUFGCE.O1 0 1 1 0 1 1
4.DLL.OUT.CLK270 0 1 1 1 0 0
4.DLL.OUT.CLK2X 1 0 0 0 1 0
3.DLL.OUT.CLK2X90 1 0 0 1 0 0
0.CLK.OUT.CLKPAD1 1 0 0 1 0 1
3.DLL.OUT.CLK180 1 0 0 1 1 0
4.DLL.OUT.CLK90 1 0 1 0 0 0
4.DLL.OUT.CLK2X90 1 0 1 0 1 0
3.DLL.OUT.CLK0 1 0 1 1 0 0
4.DLL.OUT.LOCKED 1 1 0 0 1 0
4.DLL.OUT.CLKDV 1 1 0 1 0 0
3.DLL.OUT.LOCKED 1 1 1 0 0 0
4.DLL.OUT.CLK0 1 1 1 0 1 0
GCLK_IO0:DELAY 0.4.3 0.3.3 0.2.3 0.1.3 0.0.3
GCLK_IO1:DELAY 0.6.6 0.7.6 0.1.6 0.0.6 0.5.3
non-inverted [4] [3] [2] [1] [0]
GCLK_IO0:IBUF 1.1.16 1.0.16
GCLK_IO1:IBUF 1.1.17 1.0.17
CMOS 0 0
VREF 0 1
DIFF 1 0
NONE 1 1
IOFB0:IBUF 1.2.16 1.3.16
IOFB1:IBUF 1.2.17 1.3.17
CMOS 0 1
VREF 1 0
NONE 1 1

Tile CLKV.CLKV

Cells: 2

Bel CLKV

virtex CLKV.CLKV bel CLKV
PinDirectionWires
OUT_L0outputTCELL0:GCLK0
OUT_L1outputTCELL0:GCLK1
OUT_L2outputTCELL0:GCLK2
OUT_L3outputTCELL0:GCLK3
OUT_R0outputTCELL1:GCLK0
OUT_R1outputTCELL1:GCLK1
OUT_R2outputTCELL1:GCLK2
OUT_R3outputTCELL1:GCLK3

Bel wires

virtex CLKV.CLKV bel wires
WirePins
TCELL0:GCLK0CLKV.OUT_L0
TCELL0:GCLK1CLKV.OUT_L1
TCELL0:GCLK2CLKV.OUT_L2
TCELL0:GCLK3CLKV.OUT_L3
TCELL1:GCLK0CLKV.OUT_R0
TCELL1:GCLK1CLKV.OUT_R1
TCELL1:GCLK2CLKV.OUT_R2
TCELL1:GCLK3CLKV.OUT_R3

Bitstream

virtex CLKV.CLKV bittile 0
BitFrame
0
12 CLKV:BUF.GCLK_R2
11 CLKV:BUF.GCLK_L2
10 CLKV:BUF.GCLK_R3
9 CLKV:BUF.GCLK_L3
8 CLKV:BUF.GCLK_L0
7 CLKV:BUF.GCLK_R1
6 CLKV:BUF.GCLK_R0
5 CLKV:BUF.GCLK_L1
4 -
3 -
2 -
1 -
0 -
CLKV:BUF.GCLK_L0 0.0.8
CLKV:BUF.GCLK_L1 0.0.5
CLKV:BUF.GCLK_L2 0.0.11
CLKV:BUF.GCLK_L3 0.0.9
CLKV:BUF.GCLK_R0 0.0.6
CLKV:BUF.GCLK_R1 0.0.7
CLKV:BUF.GCLK_R2 0.0.12
CLKV:BUF.GCLK_R3 0.0.10
non-inverted [0]

Tile CLKV.GCLKV

Cells: 2

Bel CLKV

virtex CLKV.GCLKV bel CLKV
PinDirectionWires
OUT_L0outputTCELL0:GCLK0
OUT_L1outputTCELL0:GCLK1
OUT_L2outputTCELL0:GCLK2
OUT_L3outputTCELL0:GCLK3
OUT_R0outputTCELL1:GCLK0
OUT_R1outputTCELL1:GCLK1
OUT_R2outputTCELL1:GCLK2
OUT_R3outputTCELL1:GCLK3

Bel wires

virtex CLKV.GCLKV bel wires
WirePins
TCELL0:GCLK0CLKV.OUT_L0
TCELL0:GCLK1CLKV.OUT_L1
TCELL0:GCLK2CLKV.OUT_L2
TCELL0:GCLK3CLKV.OUT_L3
TCELL1:GCLK0CLKV.OUT_R0
TCELL1:GCLK1CLKV.OUT_R1
TCELL1:GCLK2CLKV.OUT_R2
TCELL1:GCLK3CLKV.OUT_R3

Bitstream

virtex CLKV.GCLKV bittile 0
BitFrame
0
12 CLKV:BUF.GCLK_R3
11 CLKV:BUF.GCLK_L3
10 CLKV:BUF.GCLK_R2
9 CLKV:BUF.GCLK_L2
8 CLKV:BUF.GCLK_R1
7 CLKV:BUF.GCLK_L1
6 CLKV:BUF.GCLK_R0
5 CLKV:BUF.GCLK_L0
4 -
3 -
2 -
1 -
0 -
CLKV:BUF.GCLK_L0 0.0.5
CLKV:BUF.GCLK_L1 0.0.7
CLKV:BUF.GCLK_L2 0.0.9
CLKV:BUF.GCLK_L3 0.0.11
CLKV:BUF.GCLK_R0 0.0.6
CLKV:BUF.GCLK_R1 0.0.8
CLKV:BUF.GCLK_R2 0.0.10
CLKV:BUF.GCLK_R3 0.0.12
non-inverted [0]

Tile CLKV_BRAM_S

Cells: 3

Bel CLKV_BRAM_S

virtex CLKV_BRAM_S bel CLKV_BRAM_S
PinDirectionWires
IN0inputTCELL2:GCLK0
IN1inputTCELL2:GCLK1
IN2inputTCELL2:GCLK2
IN3inputTCELL2:GCLK3
OUT_L0outputTCELL1:GCLK0
OUT_L1outputTCELL1:GCLK1
OUT_L2outputTCELL1:GCLK2
OUT_L3outputTCELL1:GCLK3
OUT_R0outputTCELL0:GCLK0
OUT_R1outputTCELL0:GCLK1
OUT_R2outputTCELL0:GCLK2
OUT_R3outputTCELL0:GCLK3

Bel wires

virtex CLKV_BRAM_S bel wires
WirePins
TCELL0:GCLK0CLKV_BRAM_S.OUT_R0
TCELL0:GCLK1CLKV_BRAM_S.OUT_R1
TCELL0:GCLK2CLKV_BRAM_S.OUT_R2
TCELL0:GCLK3CLKV_BRAM_S.OUT_R3
TCELL1:GCLK0CLKV_BRAM_S.OUT_L0
TCELL1:GCLK1CLKV_BRAM_S.OUT_L1
TCELL1:GCLK2CLKV_BRAM_S.OUT_L2
TCELL1:GCLK3CLKV_BRAM_S.OUT_L3
TCELL2:GCLK0CLKV_BRAM_S.IN0
TCELL2:GCLK1CLKV_BRAM_S.IN1
TCELL2:GCLK2CLKV_BRAM_S.IN2
TCELL2:GCLK3CLKV_BRAM_S.IN3

Bitstream

virtex CLKV_BRAM_S bittile 0
BitFrame
0 1 2 3 4 5 6 7 8 9 10 11 12
13 - - - - - ~CLKV_BRAM_S:BUF.GCLK0[0] ~CLKV_BRAM_S:BUF.GCLK1[0] ~CLKV_BRAM_S:BUF.GCLK2[0] ~CLKV_BRAM_S:BUF.GCLK3[0] ~CLKV_BRAM_S:BUF.GCLK0[1] ~CLKV_BRAM_S:BUF.GCLK1[1] ~CLKV_BRAM_S:BUF.GCLK2[1] ~CLKV_BRAM_S:BUF.GCLK3[1]
12 - - - - - - - - - - - - -
11 - - - - - - - - - - - - -
10 - - - - - - - - - - - - -
9 - - - - - - - - - - - - -
8 - - - - - - - - - - - - -
7 - - - - - - - - - - - - -
6 - - - - - - - - - - - - -
5 - - - - - - - - - - - - -
4 - - - - - - - - - - - - -
3 - - - - - - - - - - - - -
2 - - - - - - - - - - - - -
1 - - - - - - - - - - - - -
0 - - - - - - - - - - - - -
CLKV_BRAM_S:BUF.GCLK0 0.9.13 0.5.13
CLKV_BRAM_S:BUF.GCLK1 0.10.13 0.6.13
CLKV_BRAM_S:BUF.GCLK2 0.11.13 0.7.13
CLKV_BRAM_S:BUF.GCLK3 0.12.13 0.8.13
inverted ~[1] ~[0]

Tile CLKV_BRAM_N

Cells: 3

Bel CLKV_BRAM_N

virtex CLKV_BRAM_N bel CLKV_BRAM_N
PinDirectionWires
IN0inputTCELL2:GCLK0
IN1inputTCELL2:GCLK1
IN2inputTCELL2:GCLK2
IN3inputTCELL2:GCLK3
OUT_L0outputTCELL1:GCLK0
OUT_L1outputTCELL1:GCLK1
OUT_L2outputTCELL1:GCLK2
OUT_L3outputTCELL1:GCLK3
OUT_R0outputTCELL0:GCLK0
OUT_R1outputTCELL0:GCLK1
OUT_R2outputTCELL0:GCLK2
OUT_R3outputTCELL0:GCLK3

Bel wires

virtex CLKV_BRAM_N bel wires
WirePins
TCELL0:GCLK0CLKV_BRAM_N.OUT_R0
TCELL0:GCLK1CLKV_BRAM_N.OUT_R1
TCELL0:GCLK2CLKV_BRAM_N.OUT_R2
TCELL0:GCLK3CLKV_BRAM_N.OUT_R3
TCELL1:GCLK0CLKV_BRAM_N.OUT_L0
TCELL1:GCLK1CLKV_BRAM_N.OUT_L1
TCELL1:GCLK2CLKV_BRAM_N.OUT_L2
TCELL1:GCLK3CLKV_BRAM_N.OUT_L3
TCELL2:GCLK0CLKV_BRAM_N.IN0
TCELL2:GCLK1CLKV_BRAM_N.IN1
TCELL2:GCLK2CLKV_BRAM_N.IN2
TCELL2:GCLK3CLKV_BRAM_N.IN3

Bitstream

virtex CLKV_BRAM_N bittile 0
BitFrame
0 1 2 3 4 5 6 7 8 9 10 11 12
13 - - - - - ~CLKV_BRAM_N:BUF.GCLK0[0] ~CLKV_BRAM_N:BUF.GCLK1[0] ~CLKV_BRAM_N:BUF.GCLK2[0] ~CLKV_BRAM_N:BUF.GCLK3[0] ~CLKV_BRAM_N:BUF.GCLK0[1] ~CLKV_BRAM_N:BUF.GCLK1[1] ~CLKV_BRAM_N:BUF.GCLK2[1] ~CLKV_BRAM_N:BUF.GCLK3[1]
12 - - - - - - - - - - - - -
11 - - - - - - - - - - - - -
10 - - - - - - - - - - - - -
9 - - - - - - - - - - - - -
8 - - - - - - - - - - - - -
7 - - - - - - - - - - - - -
6 - - - - - - - - - - - - -
5 - - - - - - - - - - - - -
4 - - - - - - - - - - - - -
3 - - - - - - - - - - - - -
2 - - - - - - - - - - - - -
1 - - - - - - - - - - - - -
0 - - - - - - - - - - - - -
CLKV_BRAM_N:BUF.GCLK0 0.9.13 0.5.13
CLKV_BRAM_N:BUF.GCLK1 0.10.13 0.6.13
CLKV_BRAM_N:BUF.GCLK2 0.11.13 0.7.13
CLKV_BRAM_N:BUF.GCLK3 0.12.13 0.8.13
inverted ~[1] ~[0]

Tile CLKV.NULL

Cells: 2

Bel CLKV

virtex CLKV.NULL bel CLKV
PinDirectionWires
OUT_L0outputTCELL0:GCLK0
OUT_L1outputTCELL0:GCLK1
OUT_L2outputTCELL0:GCLK2
OUT_L3outputTCELL0:GCLK3
OUT_R0outputTCELL1:GCLK0
OUT_R1outputTCELL1:GCLK1
OUT_R2outputTCELL1:GCLK2
OUT_R3outputTCELL1:GCLK3

Bel wires

virtex CLKV.NULL bel wires
WirePins
TCELL0:GCLK0CLKV.OUT_L0
TCELL0:GCLK1CLKV.OUT_L1
TCELL0:GCLK2CLKV.OUT_L2
TCELL0:GCLK3CLKV.OUT_L3
TCELL1:GCLK0CLKV.OUT_R0
TCELL1:GCLK1CLKV.OUT_R1
TCELL1:GCLK2CLKV.OUT_R2
TCELL1:GCLK3CLKV.OUT_R3

Tile CLKC

Cells: 0

Bel CLKC

virtex CLKC bel CLKC
PinDirectionWires

Bel GCLKC

virtex CLKC bel GCLKC
PinDirectionWires

Tile GCLKC

Cells: 0

Bel GCLKC

virtex GCLKC bel GCLKC
PinDirectionWires

Tile BRAM_CLKH

Cells: 1

Bel BRAM_CLKH

virtex BRAM_CLKH bel BRAM_CLKH
PinDirectionWires
OUT0outputGCLK0
OUT1outputGCLK1
OUT2outputGCLK2
OUT3outputGCLK3

Bel wires

virtex BRAM_CLKH bel wires
WirePins
GCLK0BRAM_CLKH.OUT0
GCLK1BRAM_CLKH.OUT1
GCLK2BRAM_CLKH.OUT2
GCLK3BRAM_CLKH.OUT3