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XC2C32A, XA2C32A

ParameterValue
IDCODE part0x6e18
Block count2
I/O banks2
Input-only pads1
Has VREF❌
BS columns260
IMUX width8
BS layoutwide
Block rows1
Macrocell width9
Block columns1

Bitstream columns

Column rangeBits
0..1transfer
1..10Block column 0 even MCs
10..122Block column 0 even PTs
122..138Block column 0 IMUX
138..250Block column 0 odd PTs
250..259Block column 0 odd MCs
259..260transfer

I/O pins

Function Bank Pad distance xc2c32a-qfg32 xc2c32a-pc44 xc2c32a-vq44
xa2c32a-vq44		 xc2c32a-cp56 xc2c32a-di44 xc2c32a-cv64
IDCODE part 0x6e19 0x6e1d 0x6e1c 0x6e1b 0x6e18 0x6e1a
IPAD0 BANK1 23 P22 P24 P18 D10 P29 D6
IOB_C0B0MC0 BANK1 43 - P44 P38 F1 P5 D2
IOB_C0B0MC1 BANK1 42 - P43 P37 E3 P4 D1
IOB_C0B0MC2 BANK1 41 - P42 P36 E1 P3 C2
IOB_C0B0MC3 BANK1 39 P3 (GOE1) P40 (GOE1) P34 (GOE1) D1 (GOE1) P1 (GOE1) B2 (GOE1)
IOB_C0B0MC4 BANK1 38 P2 (GOE0) P39 (GOE0) P33 (GOE0) C1 (GOE0) P44 (GOE0) A1 (GOE0)
IOB_C0B0MC5 BANK1 37 P1 (GOE3) P38 (GOE3) P32 (GOE3) A3 (GOE3) P43 (GOE3) C3 (GOE3)
IOB_C0B0MC6 BANK1 36 P32 (GOE2) P37 (GOE2) P31 (GOE2) A2 (GOE2) P42 (GOE2) A2 (GOE2)
IOB_C0B0MC7 BANK1 35 P31 (GSR) P36 (GSR) P30 (GSR) B1 (GSR) P41 (GSR) B3 (GSR)
IOB_C0B0MC8 BANK1 34 P30 P35 P29 A1 P40 C4
IOB_C0B0MC9 BANK1 33 P29 P34 P28 C4 P39 B4
IOB_C0B0MC10 BANK1 32 P28 P33 P27 C5 P38 C5
IOB_C0B0MC11 BANK1 28 P24 P29 P23 C8 P34 B7
IOB_C0B0MC12 BANK1 27 - P28 P22 A10 P33 C6
IOB_C0B0MC13 BANK1 26 P23 P27 P21 B10 P32 B8
IOB_C0B0MC14 BANK1 25 - P26 P20 C10 P31 C7
IOB_C0B0MC15 BANK1 24 - P25 P19 E8 P30 C8
IOB_C0B1MC0 BANK0 0 P5 P1 P39 G1 P6 E1
IOB_C0B1MC1 BANK0 1 - P2 P40 F3 P7 E2
IOB_C0B1MC2 BANK0 2 - P3 P41 H1 P8 F1
IOB_C0B1MC3 BANK0 3 - P4 P42 G3 P9 G1
IOB_C0B1MC4 BANK0 4 P6 (GCLK0) P5 (GCLK0) P43 (GCLK0) J1 (GCLK0) P10 (GCLK0) F3 (GCLK0)
IOB_C0B1MC5 BANK0 5 P7 (GCLK1) P6 (GCLK1) P44 (GCLK1) K1 (GCLK1) P11 (GCLK1) H1 (GCLK1)
IOB_C0B1MC6 BANK0 6 P8 (GCLK2) P7 (GCLK2) P1 (GCLK2) K2 (GCLK2) P12 (GCLK2) H2 (GCLK2)
IOB_C0B1MC7 BANK0 7 P9 P8 P2 K3 P13 G3
IOB_C0B1MC8 BANK0 8 P10 P9 P3 H3 P14 H3
IOB_C0B1MC9 BANK0 10 - P11 P5 K5 P16 G4
IOB_C0B1MC10 BANK0 11 - P12 P6 H5 P17 F4
IOB_C0B1MC11 BANK0 13 P13 P14 P8 H8 P19 H6
IOB_C0B1MC12 BANK0 17 P17 P18 P12 K8 P23 G7
IOB_C0B1MC13 BANK0 18 P18 P19 P13 H10 P24 G8
IOB_C0B1MC14 BANK0 19 P19 P20 P14 G10 P25 F7
IOB_C0B1MC15 BANK0 21 - P22 P16 F10 P27 E7
TCK AUX P16 P17 P11 K10 P22 F6
TMS AUX P15 P16 P10 K9 P21 H7
TDI AUX P14 P15 P9 J10 P20 G6
TDO AUX P25 P30 P24 A6 P35 D5
GND - P11
P21
P26		 P10
P23
P31		 P17
P25
P4		 C7
F8
H4		 P15
P28
P36		 A5
D8
E4
VCCINT - P20 P21 P15 G8 P26 E5
VCCIO0 BANK0 P12 P13 P7 H6 P18 G5
VCCIO1 BANK1 P27 P32 P26 C6 P37 B5
VCCAUX AUX P4 P41 P35 D3 P2 B1
NC - - - - A4
A5
A7
A8
A9
C3
D8
E10
H7
K4
K6
K7		 - -

Speed data

xc2c32a speed data
Key xc2c32a-4 xc2c32a-6
xa2c32a-6 		xa2c32a-7
DEL_CLK_Q 600ps 700ps 700ps
DEL_D_Q_COMB 300ps 700ps 700ps
DEL_D_Q_LATCH 1500ps 2500ps 2500ps
DEL_IBUF_D 1500ps 2400ps 2400ps
DEL_IBUF_FCLK 1300ps 2000ps 2000ps
DEL_IBUF_FOE 1100ps 2100ps 1500ps
DEL_IBUF_FSR 1600ps 2000ps 2000ps
DEL_IBUF_IMUX 1300ps 1700ps 1700ps
DEL_IBUF_PLAIN.LVCMOS18 0ps 0ps 0ps
DEL_IBUF_PLAIN.LVCMOS18_ANY 0ps 0ps 0ps
DEL_IBUF_PLAIN.LVCMOS25 500ps 600ps 700ps
DEL_IBUF_PLAIN.LVCMOS33 500ps 600ps 800ps
DEL_IBUF_PLAIN.LVTTL 500ps 600ps 800ps
DEL_IBUF_SCHMITT.LVCMOS15 3000ps 4000ps 4200ps
DEL_IBUF_SCHMITT.LVCMOS18 3000ps 4000ps 4000ps
DEL_IBUF_SCHMITT.LVCMOS18_ANY 3000ps 4000ps 4000ps
DEL_IBUF_SCHMITT.LVCMOS25 3000ps 4000ps 4000ps
DEL_IBUF_SCHMITT.LVCMOS33 3000ps 4000ps 4000ps
DEL_IBUF_SCHMITT.LVTTL 3000ps 4000ps 4000ps
DEL_IMUX_CT 1300ps 1600ps 1600ps
DEL_IMUX_OR 600ps 1600ps 1600ps
DEL_IMUX_PT 400ps 1100ps 1100ps
DEL_MC_FOE 700ps 800ps 200ps
DEL_OBUF_FAST.LVCMOS15 2600ps 3000ps 3000ps
DEL_OBUF_FAST.LVCMOS18 1800ps 2000ps 2000ps
DEL_OBUF_FAST.LVCMOS18_ANY 1800ps 2000ps 2000ps
DEL_OBUF_FAST.LVCMOS25 2400ps 2700ps 2800ps
DEL_OBUF_FAST.LVCMOS33 2800ps 3200ps 3200ps
DEL_OBUF_FAST.LVTTL 2800ps 3200ps 3200ps
DEL_OBUF_OE 3600ps 3400ps 4700ps
DEL_OBUF_SLOW.LVCMOS15 6600ps 8000ps 8000ps
DEL_OBUF_SLOW.LVCMOS18 5800ps 7000ps 7000ps
DEL_OBUF_SLOW.LVCMOS18_ANY 5800ps 7000ps 7000ps
DEL_OBUF_SLOW.LVCMOS25 6400ps 7700ps 8300ps
DEL_OBUF_SLOW.LVCMOS33 6800ps 8200ps 9800ps
DEL_OBUF_SLOW.LVTTL 6800ps 8200ps 9800ps
DEL_SR_Q 1100ps 1500ps 1500ps
DEL_UIM_IMUX 600ps 1400ps 1400ps
SETUPHOLD_CE_CLKhold 0ps 0ps 0ps
setup 700ps 1700ps 1700ps
SETUPHOLD_D_CLK_IBUF_FCLKhold 200ps 200ps 200ps
setup 1500ps 1800ps 1800ps
SETUPHOLD_D_CLK_IBUF_PThold 400ps 700ps 700ps
setup 1500ps 1800ps 1800ps
SETUPHOLD_D_CLK_PT_FCLKhold 200ps 200ps 200ps
setup 1500ps 1800ps 1800ps
SETUPHOLD_D_CLK_PT_PThold 400ps 700ps 700ps
setup 1500ps 1800ps 1800ps
WIDTH_CLK 1400ps 2200ps 2200ps
WIDTH_CLK_PT 4000ps 6000ps 6000ps
WIDTH_SR 4000ps 6000ps 6000ps

IMUX bits

xc2c32a imux bittile 0
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14
0 IM[0].MUX[7] - IM[0].MUX[6] - IM[0].MUX[5] - IM[0].MUX[4] - IM[0].MUX[3] - IM[0].MUX[2] - IM[0].MUX[1] - IM[0].MUX[0]
1 IM[1].MUX[7] - IM[1].MUX[6] - IM[1].MUX[5] - IM[1].MUX[4] - IM[1].MUX[3] - IM[1].MUX[2] - IM[1].MUX[1] - IM[1].MUX[0]
2 IM[2].MUX[7] - IM[2].MUX[6] - IM[2].MUX[5] - IM[2].MUX[4] - IM[2].MUX[3] - IM[2].MUX[2] - IM[2].MUX[1] - IM[2].MUX[0]
3 IM[3].MUX[7] - IM[3].MUX[6] - IM[3].MUX[5] - IM[3].MUX[4] - IM[3].MUX[3] - IM[3].MUX[2] - IM[3].MUX[1] - IM[3].MUX[0]
4 IM[4].MUX[7] - IM[4].MUX[6] - IM[4].MUX[5] - IM[4].MUX[4] - IM[4].MUX[3] - IM[4].MUX[2] - IM[4].MUX[1] - IM[4].MUX[0]
5 IM[5].MUX[7] - IM[5].MUX[6] - IM[5].MUX[5] - IM[5].MUX[4] - IM[5].MUX[3] - IM[5].MUX[2] - IM[5].MUX[1] - IM[5].MUX[0]
6 IM[6].MUX[7] - IM[6].MUX[6] - IM[6].MUX[5] - IM[6].MUX[4] - IM[6].MUX[3] - IM[6].MUX[2] - IM[6].MUX[1] - IM[6].MUX[0]
7 IM[7].MUX[7] - IM[7].MUX[6] - IM[7].MUX[5] - IM[7].MUX[4] - IM[7].MUX[3] - IM[7].MUX[2] - IM[7].MUX[1] - IM[7].MUX[0]
8 IM[8].MUX[7] - IM[8].MUX[6] - IM[8].MUX[5] - IM[8].MUX[4] - IM[8].MUX[3] - IM[8].MUX[2] - IM[8].MUX[1] - IM[8].MUX[0]
9 IM[9].MUX[7] - IM[9].MUX[6] - IM[9].MUX[5] - IM[9].MUX[4] - IM[9].MUX[3] - IM[9].MUX[2] - IM[9].MUX[1] - IM[9].MUX[0]
10 IM[10].MUX[7] - IM[10].MUX[6] - IM[10].MUX[5] - IM[10].MUX[4] - IM[10].MUX[3] - IM[10].MUX[2] - IM[10].MUX[1] - IM[10].MUX[0]
11 IM[11].MUX[7] - IM[11].MUX[6] - IM[11].MUX[5] - IM[11].MUX[4] - IM[11].MUX[3] - IM[11].MUX[2] - IM[11].MUX[1] - IM[11].MUX[0]
12 IM[12].MUX[7] - IM[12].MUX[6] - IM[12].MUX[5] - IM[12].MUX[4] - IM[12].MUX[3] - IM[12].MUX[2] - IM[12].MUX[1] - IM[12].MUX[0]
13 IM[13].MUX[7] - IM[13].MUX[6] - IM[13].MUX[5] - IM[13].MUX[4] - IM[13].MUX[3] - IM[13].MUX[2] - IM[13].MUX[1] - IM[13].MUX[0]
14 IM[14].MUX[7] - IM[14].MUX[6] - IM[14].MUX[5] - IM[14].MUX[4] - IM[14].MUX[3] - IM[14].MUX[2] - IM[14].MUX[1] - IM[14].MUX[0]
15 IM[15].MUX[7] - IM[15].MUX[6] - IM[15].MUX[5] - IM[15].MUX[4] - IM[15].MUX[3] - IM[15].MUX[2] - IM[15].MUX[1] - IM[15].MUX[0]
16 IM[16].MUX[7] - IM[16].MUX[6] - IM[16].MUX[5] - IM[16].MUX[4] - IM[16].MUX[3] - IM[16].MUX[2] - IM[16].MUX[1] - IM[16].MUX[0]
17 IM[17].MUX[7] - IM[17].MUX[6] - IM[17].MUX[5] - IM[17].MUX[4] - IM[17].MUX[3] - IM[17].MUX[2] - IM[17].MUX[1] - IM[17].MUX[0]
18 IM[18].MUX[7] - IM[18].MUX[6] - IM[18].MUX[5] - IM[18].MUX[4] - IM[18].MUX[3] - IM[18].MUX[2] - IM[18].MUX[1] - IM[18].MUX[0]
19 IM[19].MUX[7] - IM[19].MUX[6] - IM[19].MUX[5] - IM[19].MUX[4] - IM[19].MUX[3] - IM[19].MUX[2] - IM[19].MUX[1] - IM[19].MUX[0]
20 - - - - - - - - - - - - - - -
21 - - - - - - - - - - - - - - -
22 - - - - - - - - - - - - - - -
23 - - - - - - - - - - - - - - -
24 - - - - - - - - - - - - - - -
25 - - - - - - - - - - - - - - -
26 - - - - - - - - - - - - - - -
27 - - - - - - - - - - - - - - -
28 IM[20].MUX[7] - IM[20].MUX[6] - IM[20].MUX[5] - IM[20].MUX[4] - IM[20].MUX[3] - IM[20].MUX[2] - IM[20].MUX[1] - IM[20].MUX[0]
29 IM[21].MUX[7] - IM[21].MUX[6] - IM[21].MUX[5] - IM[21].MUX[4] - IM[21].MUX[3] - IM[21].MUX[2] - IM[21].MUX[1] - IM[21].MUX[0]
30 IM[22].MUX[7] - IM[22].MUX[6] - IM[22].MUX[5] - IM[22].MUX[4] - IM[22].MUX[3] - IM[22].MUX[2] - IM[22].MUX[1] - IM[22].MUX[0]
31 IM[23].MUX[7] - IM[23].MUX[6] - IM[23].MUX[5] - IM[23].MUX[4] - IM[23].MUX[3] - IM[23].MUX[2] - IM[23].MUX[1] - IM[23].MUX[0]
32 IM[24].MUX[7] - IM[24].MUX[6] - IM[24].MUX[5] - IM[24].MUX[4] - IM[24].MUX[3] - IM[24].MUX[2] - IM[24].MUX[1] - IM[24].MUX[0]
33 IM[25].MUX[7] - IM[25].MUX[6] - IM[25].MUX[5] - IM[25].MUX[4] - IM[25].MUX[3] - IM[25].MUX[2] - IM[25].MUX[1] - IM[25].MUX[0]
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MC_C0B1MC0 1 1 1 1 0 1 1 0
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MC_C0B0MC14 1 1 1 1 0 1 1 0
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MC_C0B1MC1 1 1 1 1 0 1 1 0
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VCC 1 1 1 1 1 1 1 1
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IOB_C0B1MC2 1 0 1 1 1 1 1 0
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MC_C0B1MC0 1 1 1 1 0 1 1 0
MC_C0B1MC13 1 1 1 1 1 0 1 0
VCC 1 1 1 1 1 1 1 1
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VCC 1 1 1 1 1 1 1 1
IM[15].MUX 0.15.0 0.15.2 0.15.4 0.15.6 0.15.8 0.15.10 0.15.12 0.15.14
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VCC 1 1 1 1 1 1 1 1
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VCC 1 1 1 1 1 1 1 1
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VCC 1 1 1 1 1 1 1 1
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VCC 1 1 1 1 1 1 1 1
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VCC 1 1 1 1 1 1 1 1
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VCC 1 1 1 1 1 1 1 1
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VCC 1 1 1 1 1 1 1 1
IM[21].MUX 0.29.0 0.29.2 0.29.4 0.29.6 0.29.8 0.29.10 0.29.12 0.29.14
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VCC 1 1 1 1 1 1 1 1
IM[22].MUX 0.30.0 0.30.2 0.30.4 0.30.6 0.30.8 0.30.10 0.30.12 0.30.14
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VCC 1 1 1 1 1 1 1 1
IM[23].MUX 0.31.0 0.31.2 0.31.4 0.31.6 0.31.8 0.31.10 0.31.12 0.31.14
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VCC 1 1 1 1 1 1 1 1
IM[24].MUX 0.32.0 0.32.2 0.32.4 0.32.6 0.32.8 0.32.10 0.32.12 0.32.14
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IM[25].MUX 0.33.0 0.33.2 0.33.4 0.33.6 0.33.8 0.33.10 0.33.12 0.33.14
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VCC 1 1 1 1 1 1 1 1
IM[26].MUX 0.34.0 0.34.2 0.34.4 0.34.6 0.34.8 0.34.10 0.34.12 0.34.14
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VCC 1 1 1 1 1 1 1 1
IM[27].MUX 0.35.0 0.35.2 0.35.4 0.35.6 0.35.8 0.35.10 0.35.12 0.35.14
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VCC 1 1 1 1 1 1 1 1
IM[28].MUX 0.36.0 0.36.2 0.36.4 0.36.6 0.36.8 0.36.10 0.36.12 0.36.14
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VCC 1 1 1 1 1 1 1 1
IM[29].MUX 0.37.0 0.37.2 0.37.4 0.37.6 0.37.8 0.37.10 0.37.12 0.37.14
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VCC 1 1 1 1 1 1 1 1
IM[2].MUX 0.2.0 0.2.2 0.2.4 0.2.6 0.2.8 0.2.10 0.2.12 0.2.14
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VCC 1 1 1 1 1 1 1 1
IM[30].MUX 0.38.0 0.38.2 0.38.4 0.38.6 0.38.8 0.38.10 0.38.12 0.38.14
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VCC 1 1 1 1 1 1 1 1
IM[31].MUX 0.39.0 0.39.2 0.39.4 0.39.6 0.39.8 0.39.10 0.39.12 0.39.14
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VCC 1 1 1 1 1 1 1 1
IM[32].MUX 0.40.0 0.40.2 0.40.4 0.40.6 0.40.8 0.40.10 0.40.12 0.40.14
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VCC 1 1 1 1 1 1 1 1
IM[33].MUX 0.41.0 0.41.2 0.41.4 0.41.6 0.41.8 0.41.10 0.41.12 0.41.14
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VCC 1 1 1 1 1 1 1 1
IM[34].MUX 0.42.0 0.42.2 0.42.4 0.42.6 0.42.8 0.42.10 0.42.12 0.42.14
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VCC 1 1 1 1 1 1 1 1
IM[35].MUX 0.43.0 0.43.2 0.43.4 0.43.6 0.43.8 0.43.10 0.43.12 0.43.14
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VCC 1 1 1 1 1 1 1 1
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VCC 1 1 1 1 1 1 1 1
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VCC 1 1 1 1 1 1 1 1
IM[38].MUX 0.46.0 0.46.2 0.46.4 0.46.6 0.46.8 0.46.10 0.46.12 0.46.14
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VCC 1 1 1 1 1 1 1 1
IM[39].MUX 0.47.0 0.47.2 0.47.4 0.47.6 0.47.8 0.47.10 0.47.12 0.47.14
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VCC 1 1 1 1 1 1 1 1
IM[3].MUX 0.3.0 0.3.2 0.3.4 0.3.6 0.3.8 0.3.10 0.3.12 0.3.14
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VCC 1 1 1 1 1 1 1 1
IM[4].MUX 0.4.0 0.4.2 0.4.4 0.4.6 0.4.8 0.4.10 0.4.12 0.4.14
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VCC 1 1 1 1 1 1 1 1
IM[5].MUX 0.5.0 0.5.2 0.5.4 0.5.6 0.5.8 0.5.10 0.5.12 0.5.14
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VCC 1 1 1 1 1 1 1 1
IM[6].MUX 0.6.0 0.6.2 0.6.4 0.6.6 0.6.8 0.6.10 0.6.12 0.6.14
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VCC 1 1 1 1 1 1 1 1
IM[7].MUX 0.7.0 0.7.2 0.7.4 0.7.6 0.7.8 0.7.10 0.7.12 0.7.14
IOB_C0B0MC7 0 1 1 1 1 1 1 0
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VCC 1 1 1 1 1 1 1 1
IM[8].MUX 0.8.0 0.8.2 0.8.4 0.8.6 0.8.8 0.8.10 0.8.12 0.8.14
IOB_C0B0MC8 0 1 1 1 1 1 1 0
IOB_C0B1MC1 1 0 1 1 1 1 1 0
IOB_C0B1MC8 1 1 0 1 1 1 1 0
MC_C0B0MC6 1 1 1 0 1 1 1 0
MC_C0B0MC10 1 1 1 1 0 1 1 0
MC_C0B1MC8 1 1 1 1 1 0 1 0
VCC 1 1 1 1 1 1 1 1
IM[9].MUX 0.9.0 0.9.2 0.9.4 0.9.6 0.9.8 0.9.10 0.9.12 0.9.14
IOB_C0B0MC9 0 1 1 1 1 1 1 0
IOB_C0B1MC2 1 0 1 1 1 1 1 0
IOB_C0B1MC7 1 1 0 1 1 1 1 0
MC_C0B0MC4 1 1 1 0 1 1 1 0
MC_C0B1MC2 1 1 1 1 0 1 1 0
MC_C0B1MC5 1 1 1 1 1 0 1 0
VCC 1 1 1 1 1 1 1 1

Macrocell bits

xc2c32a mc bittile 0
FrameBit
0 1 2 3 4 5 6 7 8
0 CLK_MUX[0] CLK_INV CLK_MUX[1] CLK_MUX[2] CLK_DDR RST_MUX[0] RST_MUX[1] SET_MUX[0] SET_MUX[1]
1 REG_MODE[0] REG_MODE[1] IOB_ZIA_MUX[0] IOB_ZIA_MUX[1] MC_ZIA_MUX[0] MC_ZIA_MUX[1] REG_D_MUX[0] IBUF_MODE[0] XOR_MUX[0]
2 XOR_MUX[1] MC_IOB_MUX[0] OE_MUX[0] OE_MUX[1] OE_MUX[2] OE_MUX[3] IOB_TERM_ENABLE IOB_SLEW[0] ~REG_INIT
CLK_DDR 0.0.4
CLK_INV 0.0.1
IOB_TERM_ENABLE 0.2.6
non-inverted [0]
CLK_MUX 0.0.3 0.0.2 0.0.0
FCLK0 0 0 0
FCLK1 0 1 0
FCLK2 1 0 0
PT 1 1 0
CT4 1 1 1
IBUF_MODE 0.1.7
PLAIN 0
SCHMITT 1
IOB_SLEW 0.2.7
FAST 0
SLOW 1
IOB_ZIA_MUX 0.1.3 0.1.2
IBUF 0 0
REG 0 1
NONE 1 1
MC_IOB_MUX 0.2.1
REG 0
XOR 1
MC_ZIA_MUX 0.1.5 0.1.4
XOR 0 0
REG 0 1
NONE 1 1
OE_MUX 0.2.5 0.2.4 0.2.3 0.2.2
VCC 0 0 0 0
CT7 0 0 0 1
PT 0 0 1 0
FOE0 0 0 1 1
FOE1 0 1 0 0
FOE2 0 1 0 1
FOE3 0 1 1 0
IS_GND 0 1 1 1
OPEN_DRAIN 1 0 0 0
GND 1 1 1 1
REG_D_MUX 0.1.6
IBUF 0
XOR 1
REG_INIT 0.2.8
inverted ~[0]
REG_MODE 0.1.1 0.1.0
DFF 0 0
TFF 0 1
LATCH 1 0
DFFCE 1 1
RST_MUX 0.0.6 0.0.5
PT 0 0
CT5 0 1
FSR 1 0
GND 1 1
SET_MUX 0.0.8 0.0.7
PT 0 0
CT6 0 1
FSR 1 0
GND 1 1
XOR_MUX 0.2.0 0.1.8
GND 0 0
PT 0 1
PT_INV 1 0
VCC 1 1

JED mapping

JED offset Bit
0 CLK_MUX[0]
1 CLK_INV
2 CLK_MUX[1]
3 CLK_MUX[2]
4 CLK_DDR
5 RST_MUX[0]
6 RST_MUX[1]
7 SET_MUX[0]
8 SET_MUX[1]
9 REG_MODE[0]
10 REG_MODE[1]
11 IOB_ZIA_MUX[0]
12 IOB_ZIA_MUX[1]
13 MC_ZIA_MUX[0]
14 MC_ZIA_MUX[1]
15 REG_D_MUX[0]
16 IBUF_MODE[0]
17 XOR_MUX[0]
18 XOR_MUX[1]
19 MC_IOB_MUX[0]
20 OE_MUX[0]
21 OE_MUX[1]
22 OE_MUX[2]
23 OE_MUX[3]
24 IOB_TERM_ENABLE
25 IOB_SLEW[0]
26 REG_INIT

Global bits

xc2c32a global bittile 0
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 185 186 187 188 189 190 191 192 193 194 195 196 197 198 199 200 201 202 203 204 205 206 207 208 209 210 211 212 213 214 215 216 217 218 219 220 221 222 223 224 225 226 227 228 229 230 231 232 233 234 235 236 237 238 239 240 241 242 243 244 245 246 247 248 249
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
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3 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
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48 - ~READ_PROT[3] - ~READ_PROT[2] - ~READ_PROT[1] - ~READ_PROT[0] - ~DONE - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
49 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - USERCODE[0] USERCODE[1] USERCODE[2] USERCODE[3] USERCODE[4] USERCODE[5] USERCODE[6] USERCODE[7] USERCODE[8] USERCODE[9] USERCODE[10] USERCODE[11] USERCODE[12] USERCODE[13] USERCODE[14] USERCODE[15] USERCODE[16] USERCODE[17] USERCODE[18] USERCODE[19] USERCODE[20] USERCODE[21] USERCODE[22] USERCODE[23] USERCODE[24] USERCODE[25] USERCODE[26] USERCODE[27] USERCODE[28] USERCODE[29] USERCODE[30] USERCODE[31]
BANK0_IBUF_VOLT 0.25.131
BANK0_OBUF_VOLT 0.25.132
BANK1_IBUF_VOLT 0.25.133
BANK1_OBUF_VOLT 0.25.134
IBUF_VOLT 0.25.130
OBUF_VOLT 0.24.130
HIGH 0
LOW 1
DONE 0.48.9
FSR_INV 0.23.129
inverted ~[0]
FCLK0_ENABLE 0.23.126
FCLK1_ENABLE 0.23.127
FCLK2_ENABLE 0.23.128
FSR_ENABLE 0.23.130
IPAD0_TERM_ENABLE 0.24.132
non-inverted [0]
FOE0_MUX 0.24.127 0.24.126
FOE1_MUX 0.24.129 0.24.128
FOE2_MUX 0.25.127 0.25.126
FOE3_MUX 0.25.129 0.25.128
IBUF_INV 0 0
IBUF 0 1
MC 1 0
NONE 1 1
IPAD0_IBUF_MODE 0.24.131
PLAIN 0
SCHMITT 1
READ_PROT 0.48.1 0.48.3 0.48.5 0.48.7
inverted ~[3] ~[2] ~[1] ~[0]
TERM_MODE 0.23.131
KEEPER 0
PULLUP 1
USERCODE 0.49.249 0.49.248 0.49.247 0.49.246 0.49.245 0.49.244 0.49.243 0.49.242 0.49.241 0.49.240 0.49.239 0.49.238 0.49.237 0.49.236 0.49.235 0.49.234 0.49.233 0.49.232 0.49.231 0.49.230 0.49.229 0.49.228 0.49.227 0.49.226 0.49.225 0.49.224 0.49.223 0.49.222 0.49.221 0.49.220 0.49.219 0.49.218
non-inverted [31] [30] [29] [28] [27] [26] [25] [24] [23] [22] [21] [20] [19] [18] [17] [16] [15] [14] [13] [12] [11] [10] [9] [8] [7] [6] [5] [4] [3] [2] [1] [0]

JED mapping

JED offset Bit
0 FCLK0_ENABLE
1 FCLK1_ENABLE
2 FCLK2_ENABLE
3 FSR_INV
4 FSR_ENABLE
5 FOE0_MUX[0]
6 FOE0_MUX[1]
7 FOE1_MUX[0]
8 FOE1_MUX[1]
9 FOE2_MUX[0]
10 FOE2_MUX[1]
11 FOE3_MUX[0]
12 FOE3_MUX[1]
13 TERM_MODE[0]
14 OBUF_VOLT[0]
15 IBUF_VOLT[0]
16 IPAD0_IBUF_MODE[0]
17 IPAD0_TERM_ENABLE
18 BANK0_IBUF_VOLT[0]
19 BANK0_OBUF_VOLT[0]
20 BANK1_IBUF_VOLT[0]
21 BANK1_OBUF_VOLT[0]