Phase-Locked Loops
Tile PLL_W
Cells: 4
Bel DQSDLL
| Pin | Direction | Wires |
|---|---|---|
| CLK | input | TCELL1:IMUX_CLK1 |
| LOCK | output | TCELL1:OUT_Q0 |
| RST | input | TCELL1:IMUX_B4 |
| UDDCNTL | input | TCELL1:IMUX_A4 |
Bel PLL0
| Pin | Direction | Wires |
|---|---|---|
| CLKFB0 | input | TCELL2:IMUX_CLK1 |
| CLKI1 | input | TCELL2:IMUX_A0 |
| CLKI2 | input | TCELL2:IMUX_CLK0 |
| CLKOK | output | TCELL2:OUT_F2 |
| CLKOP | output | TCELL2:OUT_F5 |
| CLKOS | output | TCELL2:OUT_F6 |
| CNTRST | input | TCELL2:IMUX_LSR0 |
| DDAIDEL0 | input | TCELL2:IMUX_D2 |
| DDAIDEL1 | input | TCELL2:IMUX_C2 |
| DDAIDEL2 | input | TCELL2:IMUX_B2 |
| DDAILAG | input | TCELL2:IMUX_A3 |
| DDAIZR | input | TCELL2:IMUX_A2 |
| DDAMODE | input | TCELL2:IMUX_B3 |
| DDAODEL0 | output | TCELL2:OUT_F3 |
| DDAODEL1 | output | TCELL2:OUT_F7 |
| DDAODEL2 | output | TCELL2:OUT_F1 |
| DDAOLAG | output | TCELL2:OUT_F4 |
| DDAOZR | output | TCELL2:OUT_F0 |
| DFPAI0 | input | TCELL3:IMUX_D0 |
| DFPAI1 | input | TCELL3:IMUX_B0 |
| DFPAI2 | input | TCELL3:IMUX_D2 |
| DFPAI3 | input | TCELL3:IMUX_B1 |
| DFPAO0 | output | TCELL3:OUT_F4 |
| DFPAO1 | output | TCELL3:OUT_F5 |
| DFPAO2 | output | TCELL3:OUT_F6 |
| DFPAO3 | output | TCELL3:OUT_F7 |
| DNLOCK | output | TCELL2:OUT_Q3 |
| DPAMODE | input | TCELL3:IMUX_A2 |
| DRPAI0 | input | TCELL3:IMUX_C0 |
| DRPAI1 | input | TCELL3:IMUX_A0 |
| DRPAI2 | input | TCELL3:IMUX_C2 |
| DRPAI3 | input | TCELL3:IMUX_A1 |
| DRPAO0 | output | TCELL3:OUT_F0 |
| DRPAO1 | output | TCELL3:OUT_F1 |
| DRPAO2 | output | TCELL3:OUT_F2 |
| DRPAO3 | output | TCELL3:OUT_F3 |
| LOCK | output | TCELL2:OUT_Q0 |
| PWD | input | TCELL2:IMUX_A4 |
| RESETK | input | TCELL2:IMUX_LSR2 |
| RESETM | input | TCELL2:IMUX_LSR1 |
| TCLKI | input | TCELL2:IMUX_B4 |
| TESTOUT | output | TCELL2:OUT_Q1 |
| UPLOCK | output | TCELL2:OUT_Q2 |
Bel DLL0
| Pin | Direction | Wires |
|---|---|---|
| CLKFB3 | input | TCELL0:IMUX_CLK1 |
| CLKI1 | input | TCELL0:IMUX_CLK0 |
| CLKI2 | input | TCELL0:IMUX_A4 |
| CLKOP | output | TCELL0:OUT_F4 |
| CLKOS | output | TCELL0:OUT_F5 |
| DCNTL0 | output | TCELL0:OUT_Q0 |
| DCNTL1 | output | TCELL0:OUT_Q1 |
| DCNTL2 | output | TCELL0:OUT_Q2 |
| DCNTL3 | output | TCELL0:OUT_Q3 |
| DCNTL4 | output | TCELL0:OUT_Q4 |
| DCNTL5 | output | TCELL0:OUT_Q5 |
| DCNTL6 | output | TCELL1:OUT_Q5 |
| DCNTL7 | output | TCELL1:OUT_Q6 |
| DCNTL8 | output | TCELL1:OUT_Q7 |
| DTCCST0 | input | TCELL0:IMUX_D4 |
| DTCCST1 | input | TCELL0:IMUX_A5 |
| LOCK | output | TCELL1:OUT_Q4 |
| RSTN | input | TCELL0:IMUX_LSR1 |
| SMIADDR0 | input | TCELL0:IMUX_D0 |
| SMIADDR1 | input | TCELL0:IMUX_B0 |
| SMIADDR2 | input | TCELL0:IMUX_D2 |
| SMIADDR3 | input | TCELL0:IMUX_B1 |
| SMIADDR4 | input | TCELL0:IMUX_C0 |
| SMIADDR5 | input | TCELL0:IMUX_A0 |
| SMIADDR6 | input | TCELL0:IMUX_C2 |
| SMIADDR7 | input | TCELL0:IMUX_A1 |
| SMIADDR8 | input | TCELL0:IMUX_C4 |
| SMIADDR9 | input | TCELL0:IMUX_B4 |
| SMICLK | input | TCELL0:IMUX_A3 |
| SMIRD | input | TCELL0:IMUX_A2 |
| SMIRDATA | output | TCELL0:OUT_Q7 |
| SMIRSTN | input | TCELL0:IMUX_LSR0 |
| SMIWDATA | input | TCELL0:IMUX_B3 |
| SMIWR | input | TCELL0:IMUX_B2 |
| UDDCNTL | input | TCELL0:IMUX_B5 |
Bel DLLDEL0
| Pin | Direction | Wires |
|---|
Bel CLKDIV0
| Pin | Direction | Wires |
|---|---|---|
| CDIV1 | output | TCELL0:OUT_F0 |
| CDIV2 | output | TCELL0:OUT_F2 |
| CDIV4 | output | TCELL0:OUT_F1 |
| CDIV8 | output | TCELL0:OUT_F3 |
| RELEASE | input | TCELL0:IMUX_CE0 |
| RST | input | TCELL0:IMUX_LSR2 |
Bel ECLK_ALT_ROOT
| Pin | Direction | Wires |
|---|---|---|
| ECLK0_IN | input | TCELL0:IMUX_CLK0 |
| ECLK1_IN | input | TCELL0:IMUX_CLK1 |
Bel wires
| Wire | Pins |
|---|---|
| TCELL0:IMUX_A0 | DLL0.SMIADDR5 |
| TCELL0:IMUX_A1 | DLL0.SMIADDR7 |
| TCELL0:IMUX_A2 | DLL0.SMIRD |
| TCELL0:IMUX_A3 | DLL0.SMICLK |
| TCELL0:IMUX_A4 | DLL0.CLKI2 |
| TCELL0:IMUX_A5 | DLL0.DTCCST1 |
| TCELL0:IMUX_B0 | DLL0.SMIADDR1 |
| TCELL0:IMUX_B1 | DLL0.SMIADDR3 |
| TCELL0:IMUX_B2 | DLL0.SMIWR |
| TCELL0:IMUX_B3 | DLL0.SMIWDATA |
| TCELL0:IMUX_B4 | DLL0.SMIADDR9 |
| TCELL0:IMUX_B5 | DLL0.UDDCNTL |
| TCELL0:IMUX_C0 | DLL0.SMIADDR4 |
| TCELL0:IMUX_C2 | DLL0.SMIADDR6 |
| TCELL0:IMUX_C4 | DLL0.SMIADDR8 |
| TCELL0:IMUX_D0 | DLL0.SMIADDR0 |
| TCELL0:IMUX_D2 | DLL0.SMIADDR2 |
| TCELL0:IMUX_D4 | DLL0.DTCCST0 |
| TCELL0:IMUX_CLK0 | DLL0.CLKI1, ECLK_ALT_ROOT.ECLK0_IN |
| TCELL0:IMUX_CLK1 | DLL0.CLKFB3, ECLK_ALT_ROOT.ECLK1_IN |
| TCELL0:IMUX_LSR0 | DLL0.SMIRSTN |
| TCELL0:IMUX_LSR1 | DLL0.RSTN |
| TCELL0:IMUX_LSR2 | CLKDIV0.RST |
| TCELL0:IMUX_CE0 | CLKDIV0.RELEASE |
| TCELL0:OUT_F0 | CLKDIV0.CDIV1 |
| TCELL0:OUT_F1 | CLKDIV0.CDIV4 |
| TCELL0:OUT_F2 | CLKDIV0.CDIV2 |
| TCELL0:OUT_F3 | CLKDIV0.CDIV8 |
| TCELL0:OUT_F4 | DLL0.CLKOP |
| TCELL0:OUT_F5 | DLL0.CLKOS |
| TCELL0:OUT_Q0 | DLL0.DCNTL0 |
| TCELL0:OUT_Q1 | DLL0.DCNTL1 |
| TCELL0:OUT_Q2 | DLL0.DCNTL2 |
| TCELL0:OUT_Q3 | DLL0.DCNTL3 |
| TCELL0:OUT_Q4 | DLL0.DCNTL4 |
| TCELL0:OUT_Q5 | DLL0.DCNTL5 |
| TCELL0:OUT_Q7 | DLL0.SMIRDATA |
| TCELL1:IMUX_A4 | DQSDLL.UDDCNTL |
| TCELL1:IMUX_B4 | DQSDLL.RST |
| TCELL1:IMUX_CLK1 | DQSDLL.CLK |
| TCELL1:OUT_Q0 | DQSDLL.LOCK |
| TCELL1:OUT_Q4 | DLL0.LOCK |
| TCELL1:OUT_Q5 | DLL0.DCNTL6 |
| TCELL1:OUT_Q6 | DLL0.DCNTL7 |
| TCELL1:OUT_Q7 | DLL0.DCNTL8 |
| TCELL2:IMUX_A0 | PLL0.CLKI1 |
| TCELL2:IMUX_A2 | PLL0.DDAIZR |
| TCELL2:IMUX_A3 | PLL0.DDAILAG |
| TCELL2:IMUX_A4 | PLL0.PWD |
| TCELL2:IMUX_B2 | PLL0.DDAIDEL2 |
| TCELL2:IMUX_B3 | PLL0.DDAMODE |
| TCELL2:IMUX_B4 | PLL0.TCLKI |
| TCELL2:IMUX_C2 | PLL0.DDAIDEL1 |
| TCELL2:IMUX_D2 | PLL0.DDAIDEL0 |
| TCELL2:IMUX_CLK0 | PLL0.CLKI2 |
| TCELL2:IMUX_CLK1 | PLL0.CLKFB0 |
| TCELL2:IMUX_LSR0 | PLL0.CNTRST |
| TCELL2:IMUX_LSR1 | PLL0.RESETM |
| TCELL2:IMUX_LSR2 | PLL0.RESETK |
| TCELL2:OUT_F0 | PLL0.DDAOZR |
| TCELL2:OUT_F1 | PLL0.DDAODEL2 |
| TCELL2:OUT_F2 | PLL0.CLKOK |
| TCELL2:OUT_F3 | PLL0.DDAODEL0 |
| TCELL2:OUT_F4 | PLL0.DDAOLAG |
| TCELL2:OUT_F5 | PLL0.CLKOP |
| TCELL2:OUT_F6 | PLL0.CLKOS |
| TCELL2:OUT_F7 | PLL0.DDAODEL1 |
| TCELL2:OUT_Q0 | PLL0.LOCK |
| TCELL2:OUT_Q1 | PLL0.TESTOUT |
| TCELL2:OUT_Q2 | PLL0.UPLOCK |
| TCELL2:OUT_Q3 | PLL0.DNLOCK |
| TCELL3:IMUX_A0 | PLL0.DRPAI1 |
| TCELL3:IMUX_A1 | PLL0.DRPAI3 |
| TCELL3:IMUX_A2 | PLL0.DPAMODE |
| TCELL3:IMUX_B0 | PLL0.DFPAI1 |
| TCELL3:IMUX_B1 | PLL0.DFPAI3 |
| TCELL3:IMUX_C0 | PLL0.DRPAI0 |
| TCELL3:IMUX_C2 | PLL0.DRPAI2 |
| TCELL3:IMUX_D0 | PLL0.DFPAI0 |
| TCELL3:IMUX_D2 | PLL0.DFPAI2 |
| TCELL3:OUT_F0 | PLL0.DRPAO0 |
| TCELL3:OUT_F1 | PLL0.DRPAO1 |
| TCELL3:OUT_F2 | PLL0.DRPAO2 |
| TCELL3:OUT_F3 | PLL0.DRPAO3 |
| TCELL3:OUT_F4 | PLL0.DFPAO0 |
| TCELL3:OUT_F5 | PLL0.DFPAO1 |
| TCELL3:OUT_F6 | PLL0.DFPAO2 |
| TCELL3:OUT_F7 | PLL0.DFPAO3 |
Tile PLL_E
Cells: 4
Bel DQSDLL
| Pin | Direction | Wires |
|---|---|---|
| CLK | input | TCELL1:IMUX_CLK1 |
| LOCK | output | TCELL0:OUT_Q0 |
| RST | input | TCELL0:IMUX_B4 |
| UDDCNTL | input | TCELL1:IMUX_A4 |
Bel PLL0
| Pin | Direction | Wires |
|---|---|---|
| CLKFB0 | input | TCELL2:IMUX_CLK1 |
| CLKI1 | input | TCELL2:IMUX_A0 |
| CLKI2 | input | TCELL2:IMUX_CLK0 |
| CLKOK | output | TCELL2:OUT_F2 |
| CLKOP | output | TCELL2:OUT_F5 |
| CLKOS | output | TCELL2:OUT_F6 |
| CNTRST | input | TCELL2:IMUX_LSR0 |
| DDAIDEL0 | input | TCELL2:IMUX_D2 |
| DDAIDEL1 | input | TCELL2:IMUX_C2 |
| DDAIDEL2 | input | TCELL2:IMUX_B2 |
| DDAILAG | input | TCELL2:IMUX_A3 |
| DDAIZR | input | TCELL2:IMUX_A2 |
| DDAMODE | input | TCELL2:IMUX_B3 |
| DDAODEL0 | output | TCELL2:OUT_F3 |
| DDAODEL1 | output | TCELL2:OUT_F7 |
| DDAODEL2 | output | TCELL2:OUT_F1 |
| DDAOLAG | output | TCELL2:OUT_F4 |
| DDAOZR | output | TCELL2:OUT_F0 |
| DFPAI0 | input | TCELL3:IMUX_D0 |
| DFPAI1 | input | TCELL3:IMUX_B0 |
| DFPAI2 | input | TCELL3:IMUX_D2 |
| DFPAI3 | input | TCELL3:IMUX_B1 |
| DFPAO0 | output | TCELL3:OUT_F4 |
| DFPAO1 | output | TCELL3:OUT_F5 |
| DFPAO2 | output | TCELL3:OUT_F6 |
| DFPAO3 | output | TCELL3:OUT_F7 |
| DNLOCK | output | TCELL2:OUT_Q3 |
| DPAMODE | input | TCELL3:IMUX_A2 |
| DRPAI0 | input | TCELL3:IMUX_C0 |
| DRPAI1 | input | TCELL3:IMUX_A0 |
| DRPAI2 | input | TCELL3:IMUX_C2 |
| DRPAI3 | input | TCELL3:IMUX_A1 |
| DRPAO0 | output | TCELL3:OUT_F0 |
| DRPAO1 | output | TCELL3:OUT_F1 |
| DRPAO2 | output | TCELL3:OUT_F2 |
| DRPAO3 | output | TCELL3:OUT_F3 |
| LOCK | output | TCELL2:OUT_Q0 |
| PWD | input | TCELL2:IMUX_A4 |
| RESETK | input | TCELL2:IMUX_LSR2 |
| RESETM | input | TCELL2:IMUX_LSR1 |
| TCLKI | input | TCELL2:IMUX_B4 |
| TESTOUT | output | TCELL2:OUT_Q1 |
| UPLOCK | output | TCELL2:OUT_Q2 |
Bel DLL0
| Pin | Direction | Wires |
|---|---|---|
| CLKFB3 | input | TCELL0:IMUX_CLK1 |
| CLKI1 | input | TCELL0:IMUX_CLK0 |
| CLKI2 | input | TCELL0:IMUX_A4 |
| CLKOP | output | TCELL0:OUT_F4 |
| CLKOS | output | TCELL0:OUT_F5 |
| DCNTL0 | output | TCELL1:OUT_Q0 |
| DCNTL1 | output | TCELL1:OUT_Q1 |
| DCNTL2 | output | TCELL1:OUT_Q2 |
| DCNTL3 | output | TCELL1:OUT_Q3 |
| DCNTL4 | output | TCELL1:OUT_Q4 |
| DCNTL5 | output | TCELL1:OUT_Q5 |
| DCNTL6 | output | TCELL1:OUT_Q6 |
| DCNTL7 | output | TCELL0:OUT_Q5 |
| DCNTL8 | output | TCELL0:OUT_Q7 |
| DTCCST0 | input | TCELL1:IMUX_D4 |
| DTCCST1 | input | TCELL1:IMUX_A5 |
| LOCK | output | TCELL0:OUT_Q4 |
| RSTN | input | TCELL1:IMUX_LSR1 |
| SMIADDR0 | input | TCELL1:IMUX_D0 |
| SMIADDR1 | input | TCELL1:IMUX_B0 |
| SMIADDR2 | input | TCELL1:IMUX_D2 |
| SMIADDR3 | input | TCELL1:IMUX_B1 |
| SMIADDR4 | input | TCELL1:IMUX_C0 |
| SMIADDR5 | input | TCELL1:IMUX_A0 |
| SMIADDR6 | input | TCELL1:IMUX_C2 |
| SMIADDR7 | input | TCELL1:IMUX_A1 |
| SMIADDR8 | input | TCELL1:IMUX_C4 |
| SMIADDR9 | input | TCELL1:IMUX_B4 |
| SMICLK | input | TCELL1:IMUX_A3 |
| SMIRD | input | TCELL1:IMUX_A2 |
| SMIRDATA | output | TCELL1:OUT_Q7 |
| SMIRSTN | input | TCELL1:IMUX_LSR0 |
| SMIWDATA | input | TCELL1:IMUX_B3 |
| SMIWR | input | TCELL1:IMUX_B2 |
| UDDCNTL | input | TCELL0:IMUX_B5 |
Bel DLLDEL0
| Pin | Direction | Wires |
|---|
Bel CLKDIV0
| Pin | Direction | Wires |
|---|---|---|
| CDIV1 | output | TCELL0:OUT_F0 |
| CDIV2 | output | TCELL0:OUT_F2 |
| CDIV4 | output | TCELL0:OUT_F1 |
| CDIV8 | output | TCELL0:OUT_F3 |
| RELEASE | input | TCELL1:IMUX_CE0 |
| RST | input | TCELL1:IMUX_LSR2 |
Bel ECLK_ALT_ROOT
| Pin | Direction | Wires |
|---|---|---|
| ECLK0_IN | input | TCELL0:IMUX_CLK0 |
| ECLK1_IN | input | TCELL0:IMUX_CLK1 |
Bel wires
| Wire | Pins |
|---|---|
| TCELL0:IMUX_A4 | DLL0.CLKI2 |
| TCELL0:IMUX_B4 | DQSDLL.RST |
| TCELL0:IMUX_B5 | DLL0.UDDCNTL |
| TCELL0:IMUX_CLK0 | DLL0.CLKI1, ECLK_ALT_ROOT.ECLK0_IN |
| TCELL0:IMUX_CLK1 | DLL0.CLKFB3, ECLK_ALT_ROOT.ECLK1_IN |
| TCELL0:OUT_F0 | CLKDIV0.CDIV1 |
| TCELL0:OUT_F1 | CLKDIV0.CDIV4 |
| TCELL0:OUT_F2 | CLKDIV0.CDIV2 |
| TCELL0:OUT_F3 | CLKDIV0.CDIV8 |
| TCELL0:OUT_F4 | DLL0.CLKOP |
| TCELL0:OUT_F5 | DLL0.CLKOS |
| TCELL0:OUT_Q0 | DQSDLL.LOCK |
| TCELL0:OUT_Q4 | DLL0.LOCK |
| TCELL0:OUT_Q5 | DLL0.DCNTL7 |
| TCELL0:OUT_Q7 | DLL0.DCNTL8 |
| TCELL1:IMUX_A0 | DLL0.SMIADDR5 |
| TCELL1:IMUX_A1 | DLL0.SMIADDR7 |
| TCELL1:IMUX_A2 | DLL0.SMIRD |
| TCELL1:IMUX_A3 | DLL0.SMICLK |
| TCELL1:IMUX_A4 | DQSDLL.UDDCNTL |
| TCELL1:IMUX_A5 | DLL0.DTCCST1 |
| TCELL1:IMUX_B0 | DLL0.SMIADDR1 |
| TCELL1:IMUX_B1 | DLL0.SMIADDR3 |
| TCELL1:IMUX_B2 | DLL0.SMIWR |
| TCELL1:IMUX_B3 | DLL0.SMIWDATA |
| TCELL1:IMUX_B4 | DLL0.SMIADDR9 |
| TCELL1:IMUX_C0 | DLL0.SMIADDR4 |
| TCELL1:IMUX_C2 | DLL0.SMIADDR6 |
| TCELL1:IMUX_C4 | DLL0.SMIADDR8 |
| TCELL1:IMUX_D0 | DLL0.SMIADDR0 |
| TCELL1:IMUX_D2 | DLL0.SMIADDR2 |
| TCELL1:IMUX_D4 | DLL0.DTCCST0 |
| TCELL1:IMUX_CLK1 | DQSDLL.CLK |
| TCELL1:IMUX_LSR0 | DLL0.SMIRSTN |
| TCELL1:IMUX_LSR1 | DLL0.RSTN |
| TCELL1:IMUX_LSR2 | CLKDIV0.RST |
| TCELL1:IMUX_CE0 | CLKDIV0.RELEASE |
| TCELL1:OUT_Q0 | DLL0.DCNTL0 |
| TCELL1:OUT_Q1 | DLL0.DCNTL1 |
| TCELL1:OUT_Q2 | DLL0.DCNTL2 |
| TCELL1:OUT_Q3 | DLL0.DCNTL3 |
| TCELL1:OUT_Q4 | DLL0.DCNTL4 |
| TCELL1:OUT_Q5 | DLL0.DCNTL5 |
| TCELL1:OUT_Q6 | DLL0.DCNTL6 |
| TCELL1:OUT_Q7 | DLL0.SMIRDATA |
| TCELL2:IMUX_A0 | PLL0.CLKI1 |
| TCELL2:IMUX_A2 | PLL0.DDAIZR |
| TCELL2:IMUX_A3 | PLL0.DDAILAG |
| TCELL2:IMUX_A4 | PLL0.PWD |
| TCELL2:IMUX_B2 | PLL0.DDAIDEL2 |
| TCELL2:IMUX_B3 | PLL0.DDAMODE |
| TCELL2:IMUX_B4 | PLL0.TCLKI |
| TCELL2:IMUX_C2 | PLL0.DDAIDEL1 |
| TCELL2:IMUX_D2 | PLL0.DDAIDEL0 |
| TCELL2:IMUX_CLK0 | PLL0.CLKI2 |
| TCELL2:IMUX_CLK1 | PLL0.CLKFB0 |
| TCELL2:IMUX_LSR0 | PLL0.CNTRST |
| TCELL2:IMUX_LSR1 | PLL0.RESETM |
| TCELL2:IMUX_LSR2 | PLL0.RESETK |
| TCELL2:OUT_F0 | PLL0.DDAOZR |
| TCELL2:OUT_F1 | PLL0.DDAODEL2 |
| TCELL2:OUT_F2 | PLL0.CLKOK |
| TCELL2:OUT_F3 | PLL0.DDAODEL0 |
| TCELL2:OUT_F4 | PLL0.DDAOLAG |
| TCELL2:OUT_F5 | PLL0.CLKOP |
| TCELL2:OUT_F6 | PLL0.CLKOS |
| TCELL2:OUT_F7 | PLL0.DDAODEL1 |
| TCELL2:OUT_Q0 | PLL0.LOCK |
| TCELL2:OUT_Q1 | PLL0.TESTOUT |
| TCELL2:OUT_Q2 | PLL0.UPLOCK |
| TCELL2:OUT_Q3 | PLL0.DNLOCK |
| TCELL3:IMUX_A0 | PLL0.DRPAI1 |
| TCELL3:IMUX_A1 | PLL0.DRPAI3 |
| TCELL3:IMUX_A2 | PLL0.DPAMODE |
| TCELL3:IMUX_B0 | PLL0.DFPAI1 |
| TCELL3:IMUX_B1 | PLL0.DFPAI3 |
| TCELL3:IMUX_C0 | PLL0.DRPAI0 |
| TCELL3:IMUX_C2 | PLL0.DRPAI2 |
| TCELL3:IMUX_D0 | PLL0.DFPAI0 |
| TCELL3:IMUX_D2 | PLL0.DFPAI2 |
| TCELL3:OUT_F0 | PLL0.DRPAO0 |
| TCELL3:OUT_F1 | PLL0.DRPAO1 |
| TCELL3:OUT_F2 | PLL0.DRPAO2 |
| TCELL3:OUT_F3 | PLL0.DRPAO3 |
| TCELL3:OUT_F4 | PLL0.DFPAO0 |
| TCELL3:OUT_F5 | PLL0.DFPAO1 |
| TCELL3:OUT_F6 | PLL0.DFPAO2 |
| TCELL3:OUT_F7 | PLL0.DFPAO3 |
Tile SPLL_W
Cells: 2
Bel SPLL
| Pin | Direction | Wires |
|---|---|---|
| CLKFB0 | input | TCELL0:IMUX_CLK1 |
| CLKI1 | input | TCELL0:IMUX_A0 |
| CLKI2 | input | TCELL0:IMUX_CLK0 |
| CLKOK | output | TCELL0:OUT_F2 |
| CLKOP | output | TCELL0:OUT_F3 |
| CLKOS | output | TCELL0:OUT_F4 |
| CNTRST | input | TCELL0:IMUX_LSR0 |
| DFPAI0 | input | TCELL0:IMUX_D2 |
| DFPAI1 | input | TCELL0:IMUX_C2 |
| DFPAI2 | input | TCELL0:IMUX_B2 |
| DFPAI3 | input | TCELL0:IMUX_A2 |
| DFPAO0 | output | TCELL0:OUT_Q4 |
| DFPAO1 | output | TCELL0:OUT_Q5 |
| DFPAO2 | output | TCELL0:OUT_Q6 |
| DFPAO3 | output | TCELL0:OUT_Q7 |
| DNLOCK | output | TCELL0:OUT_Q3 |
| DPAMODE | input | TCELL0:IMUX_A5 |
| DRPAI0 | input | TCELL0:IMUX_D4 |
| DRPAI1 | input | TCELL0:IMUX_C4 |
| DRPAI2 | input | TCELL0:IMUX_B3 |
| DRPAI3 | input | TCELL0:IMUX_A3 |
| DRPAO0 | output | TCELL0:OUT_F0 |
| DRPAO1 | output | TCELL0:OUT_F1 |
| DRPAO2 | output | TCELL0:OUT_F5 |
| DRPAO3 | output | TCELL1:OUT_Q4 |
| LOCK | output | TCELL0:OUT_Q0 |
| PWD | input | TCELL0:IMUX_A4 |
| RESETK | input | TCELL0:IMUX_LSR2 |
| RESETM | input | TCELL0:IMUX_LSR1 |
| TCLKI | input | TCELL0:IMUX_B4 |
| TESTOUT | output | TCELL0:OUT_Q1 |
| UPLOCK | output | TCELL0:OUT_Q2 |
Bel wires
| Wire | Pins |
|---|---|
| TCELL0:IMUX_A0 | SPLL.CLKI1 |
| TCELL0:IMUX_A2 | SPLL.DFPAI3 |
| TCELL0:IMUX_A3 | SPLL.DRPAI3 |
| TCELL0:IMUX_A4 | SPLL.PWD |
| TCELL0:IMUX_A5 | SPLL.DPAMODE |
| TCELL0:IMUX_B2 | SPLL.DFPAI2 |
| TCELL0:IMUX_B3 | SPLL.DRPAI2 |
| TCELL0:IMUX_B4 | SPLL.TCLKI |
| TCELL0:IMUX_C2 | SPLL.DFPAI1 |
| TCELL0:IMUX_C4 | SPLL.DRPAI1 |
| TCELL0:IMUX_D2 | SPLL.DFPAI0 |
| TCELL0:IMUX_D4 | SPLL.DRPAI0 |
| TCELL0:IMUX_CLK0 | SPLL.CLKI2 |
| TCELL0:IMUX_CLK1 | SPLL.CLKFB0 |
| TCELL0:IMUX_LSR0 | SPLL.CNTRST |
| TCELL0:IMUX_LSR1 | SPLL.RESETM |
| TCELL0:IMUX_LSR2 | SPLL.RESETK |
| TCELL0:OUT_F0 | SPLL.DRPAO0 |
| TCELL0:OUT_F1 | SPLL.DRPAO1 |
| TCELL0:OUT_F2 | SPLL.CLKOK |
| TCELL0:OUT_F3 | SPLL.CLKOP |
| TCELL0:OUT_F4 | SPLL.CLKOS |
| TCELL0:OUT_F5 | SPLL.DRPAO2 |
| TCELL0:OUT_Q0 | SPLL.LOCK |
| TCELL0:OUT_Q1 | SPLL.TESTOUT |
| TCELL0:OUT_Q2 | SPLL.UPLOCK |
| TCELL0:OUT_Q3 | SPLL.DNLOCK |
| TCELL0:OUT_Q4 | SPLL.DFPAO0 |
| TCELL0:OUT_Q5 | SPLL.DFPAO1 |
| TCELL0:OUT_Q6 | SPLL.DFPAO2 |
| TCELL0:OUT_Q7 | SPLL.DFPAO3 |
| TCELL1:OUT_Q4 | SPLL.DRPAO3 |
Tile SPLL_E
Cells: 2
Bel SPLL
| Pin | Direction | Wires |
|---|---|---|
| CLKFB0 | input | TCELL0:IMUX_CLK1 |
| CLKI1 | input | TCELL0:IMUX_A0 |
| CLKI2 | input | TCELL0:IMUX_CLK0 |
| CLKOK | output | TCELL0:OUT_F2 |
| CLKOP | output | TCELL0:OUT_F3 |
| CLKOS | output | TCELL0:OUT_F4 |
| CNTRST | input | TCELL0:IMUX_LSR0 |
| DFPAI0 | input | TCELL0:IMUX_D2 |
| DFPAI1 | input | TCELL0:IMUX_C2 |
| DFPAI2 | input | TCELL0:IMUX_B2 |
| DFPAI3 | input | TCELL0:IMUX_A2 |
| DFPAO0 | output | TCELL0:OUT_Q4 |
| DFPAO1 | output | TCELL0:OUT_Q5 |
| DFPAO2 | output | TCELL0:OUT_Q6 |
| DFPAO3 | output | TCELL0:OUT_Q7 |
| DNLOCK | output | TCELL0:OUT_Q3 |
| DPAMODE | input | TCELL0:IMUX_A5 |
| DRPAI0 | input | TCELL0:IMUX_D4 |
| DRPAI1 | input | TCELL0:IMUX_C4 |
| DRPAI2 | input | TCELL0:IMUX_B3 |
| DRPAI3 | input | TCELL0:IMUX_A3 |
| DRPAO0 | output | TCELL0:OUT_F0 |
| DRPAO1 | output | TCELL0:OUT_F1 |
| DRPAO2 | output | TCELL0:OUT_F5 |
| DRPAO3 | output | TCELL1:OUT_Q4 |
| LOCK | output | TCELL0:OUT_Q0 |
| PWD | input | TCELL0:IMUX_A4 |
| RESETK | input | TCELL0:IMUX_LSR2 |
| RESETM | input | TCELL0:IMUX_LSR1 |
| TCLKI | input | TCELL0:IMUX_B4 |
| TESTOUT | output | TCELL0:OUT_Q1 |
| UPLOCK | output | TCELL0:OUT_Q2 |
Bel wires
| Wire | Pins |
|---|---|
| TCELL0:IMUX_A0 | SPLL.CLKI1 |
| TCELL0:IMUX_A2 | SPLL.DFPAI3 |
| TCELL0:IMUX_A3 | SPLL.DRPAI3 |
| TCELL0:IMUX_A4 | SPLL.PWD |
| TCELL0:IMUX_A5 | SPLL.DPAMODE |
| TCELL0:IMUX_B2 | SPLL.DFPAI2 |
| TCELL0:IMUX_B3 | SPLL.DRPAI2 |
| TCELL0:IMUX_B4 | SPLL.TCLKI |
| TCELL0:IMUX_C2 | SPLL.DFPAI1 |
| TCELL0:IMUX_C4 | SPLL.DRPAI1 |
| TCELL0:IMUX_D2 | SPLL.DFPAI0 |
| TCELL0:IMUX_D4 | SPLL.DRPAI0 |
| TCELL0:IMUX_CLK0 | SPLL.CLKI2 |
| TCELL0:IMUX_CLK1 | SPLL.CLKFB0 |
| TCELL0:IMUX_LSR0 | SPLL.CNTRST |
| TCELL0:IMUX_LSR1 | SPLL.RESETM |
| TCELL0:IMUX_LSR2 | SPLL.RESETK |
| TCELL0:OUT_F0 | SPLL.DRPAO0 |
| TCELL0:OUT_F1 | SPLL.DRPAO1 |
| TCELL0:OUT_F2 | SPLL.CLKOK |
| TCELL0:OUT_F3 | SPLL.CLKOP |
| TCELL0:OUT_F4 | SPLL.CLKOS |
| TCELL0:OUT_F5 | SPLL.DRPAO2 |
| TCELL0:OUT_Q0 | SPLL.LOCK |
| TCELL0:OUT_Q1 | SPLL.TESTOUT |
| TCELL0:OUT_Q2 | SPLL.UPLOCK |
| TCELL0:OUT_Q3 | SPLL.DNLOCK |
| TCELL0:OUT_Q4 | SPLL.DFPAO0 |
| TCELL0:OUT_Q5 | SPLL.DFPAO1 |
| TCELL0:OUT_Q6 | SPLL.DFPAO2 |
| TCELL0:OUT_Q7 | SPLL.DFPAO3 |
| TCELL1:OUT_Q4 | SPLL.DRPAO3 |