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Tile RCLK_INT

Cells: 4

Switchbox RCLK_INT

ultrascale RCLK_INT switchbox RCLK_INT
DestinationSourceKind
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NW.INODE_RCLK[1]mux
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NE.INODE_RCLK[2]mux
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NE.INODE_RCLK[20]mux
NE.INODE_RCLK[22]mux
NE.IMUX_RCLK[21]NW.TIE_1mux
NE.INODE_RCLK[2]mux
NE.INODE_RCLK[9]mux
NE.INODE_RCLK[11]mux
NE.INODE_RCLK[13]mux
NE.INODE_RCLK[20]mux
NE.INODE_RCLK[22]mux
NE.IMUX_RCLK[22]NW.TIE_1mux
NE.INODE_RCLK[2]mux
NE.INODE_RCLK[9]mux
NE.INODE_RCLK[11]mux
NE.INODE_RCLK[13]mux
NE.INODE_RCLK[20]mux
NE.INODE_RCLK[22]mux
NE.IMUX_RCLK[23]NW.TIE_1mux
NE.INODE_RCLK[2]mux
NE.INODE_RCLK[9]mux
NE.INODE_RCLK[11]mux
NE.INODE_RCLK[13]mux
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NE.INODE_RCLK[22]mux
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NE.X1_S0[3]mux
NE.X1_S0[6]mux
NE.X2_S0[4]mux
NE.X2_S1[1]mux
NE.X2_S1[7]mux
NE.INODE_RCLK[2]NE.X1_S0[0]mux
NE.X1_S0[3]mux
NE.X1_S0[6]mux
NE.X2_S0[4]mux
NE.X2_S1[1]mux
NE.X2_S1[7]mux
NE.INODE_RCLK[3]NE.X1_S0[0]mux
NE.X1_S0[3]mux
NE.X1_S0[6]mux
NE.X2_S0[4]mux
NE.X2_S1[1]mux
NE.X2_S1[7]mux
NE.INODE_RCLK[4]NE.X1_S0[0]mux
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NE.X2_S0[2]mux
NE.X2_S0[4]mux
NE.X2_S1[5]mux
NE.INODE_RCLK[8]NE.X1_S0[1]mux
NE.X1_S0[4]mux
NE.X1_S0[7]mux
NE.X2_S0[2]mux
NE.X2_S0[4]mux
NE.X2_S1[5]mux
NE.INODE_RCLK[9]NE.X1_S0[1]mux
NE.X1_S0[4]mux
NE.X1_S0[7]mux
NE.X2_S0[0]mux
NE.X2_S0[2]mux
NE.X2_S1[5]mux
NE.INODE_RCLK[10]NE.X1_S0[1]mux
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NE.X1_S0[5]mux
NE.X2_S0[0]mux
NE.X2_S0[6]mux
NE.X2_S1[3]mux
NE.INODE_RCLK[11]NE.X1_S0[0]mux
NE.X1_S0[2]mux
NE.X1_S0[5]mux
NE.X2_S0[0]mux
NE.X2_S0[6]mux
NE.X2_S1[3]mux
NE.INODE_RCLK[12]NE.X1_N1[0]mux
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NE.X1_N1[6]mux
NE.X2_N1[4]mux
NE.X2_N2[1]mux
NE.X2_N2[7]mux
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Bel BUFCE_LEAF_X16_S

ultrascale RCLK_INT bel BUFCE_LEAF_X16_S
PinDirectionWires
CE_INT0inputNW.IMUX_RCLK[12]
CE_INT1inputNE.IMUX_RCLK[12]
CE_INT10inputNW.IMUX_RCLK[19]
CE_INT11inputNE.IMUX_RCLK[19]
CE_INT12inputNW.IMUX_RCLK[15]
CE_INT13inputNE.IMUX_RCLK[15]
CE_INT14inputNW.IMUX_RCLK[20]
CE_INT15inputNE.IMUX_RCLK[20]
CE_INT2inputNW.IMUX_RCLK[18]
CE_INT3inputNE.IMUX_RCLK[18]
CE_INT4inputNW.IMUX_RCLK[13]
CE_INT5inputNE.IMUX_RCLK[13]
CE_INT6inputNW.IMUX_RCLK[14]
CE_INT7inputNE.IMUX_RCLK[10]
CE_INT8inputNE.IMUX_RCLK[14]
CE_INT9inputNW.IMUX_RCLK[10]
CLK_OUT0outputSW.GCLK[0]
CLK_OUT1outputSW.GCLK[2]
CLK_OUT10outputSW.GCLK[5]
CLK_OUT11outputSW.GCLK[7]
CLK_OUT12outputSW.GCLK[9]
CLK_OUT13outputSW.GCLK[11]
CLK_OUT14outputSW.GCLK[13]
CLK_OUT15outputSW.GCLK[15]
CLK_OUT2outputSW.GCLK[4]
CLK_OUT3outputSW.GCLK[6]
CLK_OUT4outputSW.GCLK[8]
CLK_OUT5outputSW.GCLK[10]
CLK_OUT6outputSW.GCLK[12]
CLK_OUT7outputSW.GCLK[14]
CLK_OUT8outputSW.GCLK[1]
CLK_OUT9outputSW.GCLK[3]

Bel BUFCE_LEAF_X16_N

ultrascale RCLK_INT bel BUFCE_LEAF_X16_N
PinDirectionWires
CE_INT0inputNE.IMUX_RCLK[21]
CE_INT1inputNW.IMUX_RCLK[21]
CE_INT10inputNE.IMUX_RCLK[16]
CE_INT11inputNW.IMUX_RCLK[11]
CE_INT12inputNE.IMUX_RCLK[23]
CE_INT13inputNW.IMUX_RCLK[5]
CE_INT14inputNE.IMUX_RCLK[17]
CE_INT15inputNW.IMUX_RCLK[17]
CE_INT2inputNE.IMUX_RCLK[11]
CE_INT3inputNW.IMUX_RCLK[16]
CE_INT4inputNE.IMUX_RCLK[4]
CE_INT5inputNW.IMUX_RCLK[22]
CE_INT6inputNE.IMUX_RCLK[5]
CE_INT7inputNW.IMUX_RCLK[23]
CE_INT8inputNW.IMUX_RCLK[4]
CE_INT9inputNE.IMUX_RCLK[22]
CLK_OUT0outputNW.GCLK[0]
CLK_OUT1outputNW.GCLK[2]
CLK_OUT10outputNW.GCLK[5]
CLK_OUT11outputNW.GCLK[7]
CLK_OUT12outputNW.GCLK[9]
CLK_OUT13outputNW.GCLK[11]
CLK_OUT14outputNW.GCLK[13]
CLK_OUT15outputNW.GCLK[15]
CLK_OUT2outputNW.GCLK[4]
CLK_OUT3outputNW.GCLK[6]
CLK_OUT4outputNW.GCLK[8]
CLK_OUT5outputNW.GCLK[10]
CLK_OUT6outputNW.GCLK[12]
CLK_OUT7outputNW.GCLK[14]
CLK_OUT8outputNW.GCLK[1]
CLK_OUT9outputNW.GCLK[3]

Bel RCLK_INT_CLK

ultrascale RCLK_INT bel RCLK_INT_CLK
PinDirectionWires

Bel wires

ultrascale RCLK_INT bel wires
WirePins
NW.GCLK[0]BUFCE_LEAF_X16_N.CLK_OUT0
NW.GCLK[1]BUFCE_LEAF_X16_N.CLK_OUT8
NW.GCLK[2]BUFCE_LEAF_X16_N.CLK_OUT1
NW.GCLK[3]BUFCE_LEAF_X16_N.CLK_OUT9
NW.GCLK[4]BUFCE_LEAF_X16_N.CLK_OUT2
NW.GCLK[5]BUFCE_LEAF_X16_N.CLK_OUT10
NW.GCLK[6]BUFCE_LEAF_X16_N.CLK_OUT3
NW.GCLK[7]BUFCE_LEAF_X16_N.CLK_OUT11
NW.GCLK[8]BUFCE_LEAF_X16_N.CLK_OUT4
NW.GCLK[9]BUFCE_LEAF_X16_N.CLK_OUT12
NW.GCLK[10]BUFCE_LEAF_X16_N.CLK_OUT5
NW.GCLK[11]BUFCE_LEAF_X16_N.CLK_OUT13
NW.GCLK[12]BUFCE_LEAF_X16_N.CLK_OUT6
NW.GCLK[13]BUFCE_LEAF_X16_N.CLK_OUT14
NW.GCLK[14]BUFCE_LEAF_X16_N.CLK_OUT7
NW.GCLK[15]BUFCE_LEAF_X16_N.CLK_OUT15
NW.IMUX_RCLK[4]BUFCE_LEAF_X16_N.CE_INT8
NW.IMUX_RCLK[5]BUFCE_LEAF_X16_N.CE_INT13
NW.IMUX_RCLK[10]BUFCE_LEAF_X16_S.CE_INT9
NW.IMUX_RCLK[11]BUFCE_LEAF_X16_N.CE_INT11
NW.IMUX_RCLK[12]BUFCE_LEAF_X16_S.CE_INT0
NW.IMUX_RCLK[13]BUFCE_LEAF_X16_S.CE_INT4
NW.IMUX_RCLK[14]BUFCE_LEAF_X16_S.CE_INT6
NW.IMUX_RCLK[15]BUFCE_LEAF_X16_S.CE_INT12
NW.IMUX_RCLK[16]BUFCE_LEAF_X16_N.CE_INT3
NW.IMUX_RCLK[17]BUFCE_LEAF_X16_N.CE_INT15
NW.IMUX_RCLK[18]BUFCE_LEAF_X16_S.CE_INT2
NW.IMUX_RCLK[19]BUFCE_LEAF_X16_S.CE_INT10
NW.IMUX_RCLK[20]BUFCE_LEAF_X16_S.CE_INT14
NW.IMUX_RCLK[21]BUFCE_LEAF_X16_N.CE_INT1
NW.IMUX_RCLK[22]BUFCE_LEAF_X16_N.CE_INT5
NW.IMUX_RCLK[23]BUFCE_LEAF_X16_N.CE_INT7
NE.IMUX_RCLK[4]BUFCE_LEAF_X16_N.CE_INT4
NE.IMUX_RCLK[5]BUFCE_LEAF_X16_N.CE_INT6
NE.IMUX_RCLK[10]BUFCE_LEAF_X16_S.CE_INT7
NE.IMUX_RCLK[11]BUFCE_LEAF_X16_N.CE_INT2
NE.IMUX_RCLK[12]BUFCE_LEAF_X16_S.CE_INT1
NE.IMUX_RCLK[13]BUFCE_LEAF_X16_S.CE_INT5
NE.IMUX_RCLK[14]BUFCE_LEAF_X16_S.CE_INT8
NE.IMUX_RCLK[15]BUFCE_LEAF_X16_S.CE_INT13
NE.IMUX_RCLK[16]BUFCE_LEAF_X16_N.CE_INT10
NE.IMUX_RCLK[17]BUFCE_LEAF_X16_N.CE_INT14
NE.IMUX_RCLK[18]BUFCE_LEAF_X16_S.CE_INT3
NE.IMUX_RCLK[19]BUFCE_LEAF_X16_S.CE_INT11
NE.IMUX_RCLK[20]BUFCE_LEAF_X16_S.CE_INT15
NE.IMUX_RCLK[21]BUFCE_LEAF_X16_N.CE_INT0
NE.IMUX_RCLK[22]BUFCE_LEAF_X16_N.CE_INT9
NE.IMUX_RCLK[23]BUFCE_LEAF_X16_N.CE_INT12
SW.GCLK[0]BUFCE_LEAF_X16_S.CLK_OUT0
SW.GCLK[1]BUFCE_LEAF_X16_S.CLK_OUT8
SW.GCLK[2]BUFCE_LEAF_X16_S.CLK_OUT1
SW.GCLK[3]BUFCE_LEAF_X16_S.CLK_OUT9
SW.GCLK[4]BUFCE_LEAF_X16_S.CLK_OUT2
SW.GCLK[5]BUFCE_LEAF_X16_S.CLK_OUT10
SW.GCLK[6]BUFCE_LEAF_X16_S.CLK_OUT3
SW.GCLK[7]BUFCE_LEAF_X16_S.CLK_OUT11
SW.GCLK[8]BUFCE_LEAF_X16_S.CLK_OUT4
SW.GCLK[9]BUFCE_LEAF_X16_S.CLK_OUT12
SW.GCLK[10]BUFCE_LEAF_X16_S.CLK_OUT5
SW.GCLK[11]BUFCE_LEAF_X16_S.CLK_OUT13
SW.GCLK[12]BUFCE_LEAF_X16_S.CLK_OUT6
SW.GCLK[13]BUFCE_LEAF_X16_S.CLK_OUT14
SW.GCLK[14]BUFCE_LEAF_X16_S.CLK_OUT7
SW.GCLK[15]BUFCE_LEAF_X16_S.CLK_OUT15