Hard PCI logic

TODO: reverse, document

Tile PCI_W

Cells: 4

Bel PCILOGIC

virtex2 PCI_W bel PCILOGIC
Pin	Direction	Wires
FI0	input	CELL[1].OMUX[14]
FI1	input	CELL[1].OMUX[9]
FI2	input	CELL[2].OMUX[1]
FI3	input	CELL[2].OMUX[6]
OUT0	output	CELL[1].OUT_PCI[0]
OUT1	output	CELL[1].OUT_PCI[1]
OUT2	output	CELL[0].OUT_PCI[0]
OUT3	output	CELL[2].OUT_PCI[0]
OUT4	output	CELL[2].OUT_PCI[1]
OUT5	output	CELL[3].OUT_PCI[0]
SI0	input	CELL[1].DBL_E2[5]
SI1	input	CELL[1].DBL_E2[6]
SI2	input	CELL[1].DBL_E2[7]
SI3	input	CELL[1].DBL_E2[8]
SI4	input	CELL[1].DBL_E2[9]
SI5	input	CELL[1].DBL_E2_S[0]
SI6	input	CELL[1].DBL_E2_S[1]
SI7	input	CELL[2].DBL_E2[2]
SI8	input	CELL[2].DBL_E2[3]
SI9	input	CELL[2].DBL_E2[4]

Bel wires

virtex2 PCI_W bel wires
Wire	Pins
CELL[0].OUT_PCI[0]	PCILOGIC.OUT2
CELL[1].OMUX[9]	PCILOGIC.FI1
CELL[1].OMUX[14]	PCILOGIC.FI0
CELL[1].DBL_E2[5]	PCILOGIC.SI0
CELL[1].DBL_E2[6]	PCILOGIC.SI1
CELL[1].DBL_E2[7]	PCILOGIC.SI2
CELL[1].DBL_E2[8]	PCILOGIC.SI3
CELL[1].DBL_E2[9]	PCILOGIC.SI4
CELL[1].DBL_E2_S[0]	PCILOGIC.SI5
CELL[1].DBL_E2_S[1]	PCILOGIC.SI6
CELL[1].OUT_PCI[0]	PCILOGIC.OUT0
CELL[1].OUT_PCI[1]	PCILOGIC.OUT1
CELL[2].OMUX[1]	PCILOGIC.FI2
CELL[2].OMUX[6]	PCILOGIC.FI3
CELL[2].DBL_E2[2]	PCILOGIC.SI7
CELL[2].DBL_E2[3]	PCILOGIC.SI8
CELL[2].DBL_E2[4]	PCILOGIC.SI9
CELL[2].OUT_PCI[0]	PCILOGIC.OUT3
CELL[2].OUT_PCI[1]	PCILOGIC.OUT4
CELL[3].OUT_PCI[0]	PCILOGIC.OUT5

Tile PCI_E

Cells: 4

Bel PCILOGIC

virtex2 PCI_E bel PCILOGIC
Pin	Direction	Wires
FI0	input	CELL[1].OMUX[8]
FI1	input	CELL[1].OMUX[13]
FI2	input	CELL[2].OMUX[2]
FI3	input	CELL[2].OMUX[7]
OUT0	output	CELL[1].OUT_PCI[0]
OUT1	output	CELL[1].OUT_PCI[1]
OUT2	output	CELL[0].OUT_PCI[0]
OUT3	output	CELL[2].OUT_PCI[0]
OUT4	output	CELL[2].OUT_PCI[1]
OUT5	output	CELL[3].OUT_PCI[0]
SI0	input	CELL[1].DBL_W2[5]
SI1	input	CELL[1].DBL_W2[6]
SI2	input	CELL[1].DBL_W2[7]
SI3	input	CELL[1].DBL_W2[8]
SI4	input	CELL[1].DBL_W2[9]
SI5	input	CELL[2].DBL_W2[0]
SI6	input	CELL[2].DBL_W2[1]
SI7	input	CELL[2].DBL_W2[2]
SI8	input	CELL[2].DBL_W2[3]
SI9	input	CELL[2].DBL_W2[4]

Bel wires

virtex2 PCI_E bel wires
Wire	Pins
CELL[0].OUT_PCI[0]	PCILOGIC.OUT2
CELL[1].OMUX[8]	PCILOGIC.FI0
CELL[1].OMUX[13]	PCILOGIC.FI1
CELL[1].DBL_W2[5]	PCILOGIC.SI0
CELL[1].DBL_W2[6]	PCILOGIC.SI1
CELL[1].DBL_W2[7]	PCILOGIC.SI2
CELL[1].DBL_W2[8]	PCILOGIC.SI3
CELL[1].DBL_W2[9]	PCILOGIC.SI4
CELL[1].OUT_PCI[0]	PCILOGIC.OUT0
CELL[1].OUT_PCI[1]	PCILOGIC.OUT1
CELL[2].OMUX[2]	PCILOGIC.FI2
CELL[2].OMUX[7]	PCILOGIC.FI3
CELL[2].DBL_W2[0]	PCILOGIC.SI5
CELL[2].DBL_W2[1]	PCILOGIC.SI6
CELL[2].DBL_W2[2]	PCILOGIC.SI7
CELL[2].DBL_W2[3]	PCILOGIC.SI8
CELL[2].DBL_W2[4]	PCILOGIC.SI9
CELL[2].OUT_PCI[0]	PCILOGIC.OUT3
CELL[2].OUT_PCI[1]	PCILOGIC.OUT4
CELL[3].OUT_PCI[0]	PCILOGIC.OUT5