Keyboard shortcuts

Press ← or → to navigate between chapters

Press ? to show this help

Press Esc to hide this help

DSP

Tile DSP

Cells: 4

Bel DSP0

virtex4 DSP bel DSP0
PinDirectionWires
A0inputTCELL0:IMUX.IMUX4
A1inputTCELL0:IMUX.IMUX5
A10inputTCELL2:IMUX.IMUX6
A11inputTCELL2:IMUX.IMUX7
A12inputTCELL3:IMUX.IMUX4
A13inputTCELL3:IMUX.IMUX5
A14inputTCELL3:IMUX.IMUX6
A15inputTCELL3:IMUX.IMUX7
A16inputTCELL0:IMUX.IMUX27
A17inputTCELL2:IMUX.IMUX27
A2inputTCELL0:IMUX.IMUX6
A3inputTCELL0:IMUX.IMUX7
A4inputTCELL1:IMUX.IMUX4
A5inputTCELL1:IMUX.IMUX5
A6inputTCELL1:IMUX.IMUX6
A7inputTCELL1:IMUX.IMUX7
A8inputTCELL2:IMUX.IMUX4
A9inputTCELL2:IMUX.IMUX5
B0inputTCELL0:IMUX.IMUX12
B1inputTCELL0:IMUX.IMUX13
B10inputTCELL2:IMUX.IMUX14
B11inputTCELL2:IMUX.IMUX15
B12inputTCELL3:IMUX.IMUX12
B13inputTCELL3:IMUX.IMUX13
B14inputTCELL3:IMUX.IMUX14
B15inputTCELL3:IMUX.IMUX15
B16inputTCELL0:IMUX.IMUX26
B17inputTCELL2:IMUX.IMUX26
B2inputTCELL0:IMUX.IMUX14
B3inputTCELL0:IMUX.IMUX15
B4inputTCELL1:IMUX.IMUX12
B5inputTCELL1:IMUX.IMUX13
B6inputTCELL1:IMUX.IMUX14
B7inputTCELL1:IMUX.IMUX15
B8inputTCELL2:IMUX.IMUX12
B9inputTCELL2:IMUX.IMUX13
C0inputTCELL0:IMUX.IMUX16
C1inputTCELL0:IMUX.IMUX17
C10inputTCELL2:IMUX.IMUX18
C11inputTCELL2:IMUX.IMUX19
C12inputTCELL3:IMUX.IMUX16
C13inputTCELL3:IMUX.IMUX17
C14inputTCELL3:IMUX.IMUX18
C15inputTCELL3:IMUX.IMUX19
C16inputTCELL0:IMUX.IMUX20
C17inputTCELL0:IMUX.IMUX21
C18inputTCELL0:IMUX.IMUX22
C19inputTCELL0:IMUX.IMUX23
C2inputTCELL0:IMUX.IMUX18
C20inputTCELL1:IMUX.IMUX20
C21inputTCELL1:IMUX.IMUX21
C22inputTCELL1:IMUX.IMUX22
C23inputTCELL1:IMUX.IMUX23
C24inputTCELL2:IMUX.IMUX20
C25inputTCELL2:IMUX.IMUX21
C26inputTCELL2:IMUX.IMUX22
C27inputTCELL2:IMUX.IMUX23
C28inputTCELL3:IMUX.IMUX20
C29inputTCELL3:IMUX.IMUX21
C3inputTCELL0:IMUX.IMUX19
C30inputTCELL3:IMUX.IMUX22
C31inputTCELL3:IMUX.IMUX23
C32inputTCELL0:IMUX.BYP0
C33inputTCELL0:IMUX.BYP1
C34inputTCELL0:IMUX.BYP2
C35inputTCELL0:IMUX.BYP3
C36inputTCELL1:IMUX.BYP0
C37inputTCELL1:IMUX.BYP1
C38inputTCELL1:IMUX.BYP2
C39inputTCELL1:IMUX.BYP3
C4inputTCELL1:IMUX.IMUX16
C40inputTCELL2:IMUX.BYP0
C41inputTCELL2:IMUX.BYP1
C42inputTCELL2:IMUX.BYP2
C43inputTCELL2:IMUX.BYP3
C44inputTCELL3:IMUX.BYP0
C45inputTCELL3:IMUX.BYP1
C46inputTCELL3:IMUX.BYP2
C47inputTCELL3:IMUX.BYP3
C5inputTCELL1:IMUX.IMUX17
C6inputTCELL1:IMUX.IMUX18
C7inputTCELL1:IMUX.IMUX19
C8inputTCELL2:IMUX.IMUX16
C9inputTCELL2:IMUX.IMUX17
CARRYINinputTCELL0:IMUX.IMUX29
CARRYINSEL0inputTCELL0:IMUX.IMUX30
CARRYINSEL1inputTCELL0:IMUX.IMUX31
CEAinputTCELL0:IMUX.CE0
CEBinputTCELL0:IMUX.CE1
CECinputTCELL2:IMUX.CE0
CECARRYINinputTCELL2:IMUX.CE1
CECINSUBinputTCELL2:IMUX.CE3
CECTRLinputTCELL2:IMUX.CE2
CEMinputTCELL0:IMUX.CE2
CEPinputTCELL0:IMUX.CE3
CLKinputTCELL2:IMUX.CLK0
OPMODE0inputTCELL0:IMUX.IMUX24
OPMODE1inputTCELL0:IMUX.IMUX25
OPMODE2inputTCELL1:IMUX.IMUX28
OPMODE3inputTCELL2:IMUX.IMUX24
OPMODE4inputTCELL2:IMUX.IMUX25
OPMODE5inputTCELL3:IMUX.IMUX30
OPMODE6inputTCELL3:IMUX.IMUX31
P0outputTCELL0:OUT.HALF.BOT4.TMIN, TCELL0:OUT.HALT.TOP4.TMIN
P1outputTCELL0:OUT.HALF.BOT5.TMIN, TCELL0:OUT.HALT.TOP5.TMIN
P10outputTCELL2:OUT.HALF.BOT6.TMIN, TCELL2:OUT.HALT.TOP6.TMIN
P11outputTCELL2:OUT.HALF.BOT7.TMIN, TCELL2:OUT.HALT.TOP7.TMIN
P12outputTCELL3:OUT.HALF.BOT4.TMIN, TCELL3:OUT.HALT.TOP4.TMIN
P13outputTCELL3:OUT.HALF.BOT5.TMIN, TCELL3:OUT.HALT.TOP5.TMIN
P14outputTCELL3:OUT.HALF.BOT6.TMIN, TCELL3:OUT.HALT.TOP6.TMIN
P15outputTCELL3:OUT.HALF.BOT7.TMIN, TCELL3:OUT.HALT.TOP7.TMIN
P16outputTCELL0:OUT.BEST4.TMIN
P17outputTCELL0:OUT.BEST5.TMIN
P18outputTCELL0:OUT.BEST6.TMIN
P19outputTCELL0:OUT.BEST7.TMIN
P2outputTCELL0:OUT.HALF.BOT6.TMIN, TCELL0:OUT.HALT.TOP6.TMIN
P20outputTCELL1:OUT.BEST4.TMIN
P21outputTCELL1:OUT.BEST5.TMIN
P22outputTCELL1:OUT.BEST6.TMIN
P23outputTCELL1:OUT.BEST7.TMIN
P24outputTCELL2:OUT.BEST4.TMIN
P25outputTCELL2:OUT.BEST5.TMIN
P26outputTCELL2:OUT.BEST6.TMIN
P27outputTCELL2:OUT.BEST7.TMIN
P28outputTCELL3:OUT.BEST4.TMIN
P29outputTCELL3:OUT.BEST5.TMIN
P3outputTCELL0:OUT.HALF.BOT7.TMIN, TCELL0:OUT.HALT.TOP7.TMIN
P30outputTCELL3:OUT.BEST6.TMIN
P31outputTCELL3:OUT.BEST7.TMIN
P32outputTCELL0:OUT.SEC4.TMIN
P33outputTCELL0:OUT.SEC5.TMIN
P34outputTCELL0:OUT.SEC6.TMIN
P35outputTCELL0:OUT.SEC7.TMIN
P36outputTCELL1:OUT.SEC4.TMIN
P37outputTCELL1:OUT.SEC5.TMIN
P38outputTCELL1:OUT.SEC6.TMIN
P39outputTCELL1:OUT.SEC7.TMIN
P4outputTCELL1:OUT.HALF.BOT4.TMIN, TCELL1:OUT.HALT.TOP4.TMIN
P40outputTCELL2:OUT.SEC4.TMIN
P41outputTCELL2:OUT.SEC5.TMIN
P42outputTCELL2:OUT.SEC6.TMIN
P43outputTCELL2:OUT.SEC7.TMIN
P44outputTCELL3:OUT.SEC4.TMIN
P45outputTCELL3:OUT.SEC5.TMIN
P46outputTCELL3:OUT.SEC6.TMIN
P47outputTCELL3:OUT.SEC7.TMIN
P5outputTCELL1:OUT.HALF.BOT5.TMIN, TCELL1:OUT.HALT.TOP5.TMIN
P6outputTCELL1:OUT.HALF.BOT6.TMIN, TCELL1:OUT.HALT.TOP6.TMIN
P7outputTCELL1:OUT.HALF.BOT7.TMIN, TCELL1:OUT.HALT.TOP7.TMIN
P8outputTCELL2:OUT.HALF.BOT4.TMIN, TCELL2:OUT.HALT.TOP4.TMIN
P9outputTCELL2:OUT.HALF.BOT5.TMIN, TCELL2:OUT.HALT.TOP5.TMIN
RSTAinputTCELL0:IMUX.SR0
RSTBinputTCELL0:IMUX.SR1
RSTCinputTCELL2:IMUX.SR0
RSTCARRYINinputTCELL2:IMUX.SR1
RSTCTRLinputTCELL2:IMUX.SR2
RSTMinputTCELL0:IMUX.SR2
RSTPinputTCELL0:IMUX.SR3
SUBTRACTinputTCELL3:IMUX.IMUX29

Bel DSP1

virtex4 DSP bel DSP1
PinDirectionWires
A0inputTCELL0:IMUX.IMUX0
A1inputTCELL0:IMUX.IMUX1
A10inputTCELL2:IMUX.IMUX2
A11inputTCELL2:IMUX.IMUX3
A12inputTCELL3:IMUX.IMUX0
A13inputTCELL3:IMUX.IMUX1
A14inputTCELL3:IMUX.IMUX2
A15inputTCELL3:IMUX.IMUX3
A16inputTCELL1:IMUX.IMUX27
A17inputTCELL3:IMUX.IMUX27
A2inputTCELL0:IMUX.IMUX2
A3inputTCELL0:IMUX.IMUX3
A4inputTCELL1:IMUX.IMUX0
A5inputTCELL1:IMUX.IMUX1
A6inputTCELL1:IMUX.IMUX2
A7inputTCELL1:IMUX.IMUX3
A8inputTCELL2:IMUX.IMUX0
A9inputTCELL2:IMUX.IMUX1
B0inputTCELL0:IMUX.IMUX8
B1inputTCELL0:IMUX.IMUX9
B10inputTCELL2:IMUX.IMUX10
B11inputTCELL2:IMUX.IMUX11
B12inputTCELL3:IMUX.IMUX8
B13inputTCELL3:IMUX.IMUX9
B14inputTCELL3:IMUX.IMUX10
B15inputTCELL3:IMUX.IMUX11
B16inputTCELL1:IMUX.IMUX26
B17inputTCELL3:IMUX.IMUX26
B2inputTCELL0:IMUX.IMUX10
B3inputTCELL0:IMUX.IMUX11
B4inputTCELL1:IMUX.IMUX8
B5inputTCELL1:IMUX.IMUX9
B6inputTCELL1:IMUX.IMUX10
B7inputTCELL1:IMUX.IMUX11
B8inputTCELL2:IMUX.IMUX8
B9inputTCELL2:IMUX.IMUX9
C0inputTCELL0:IMUX.IMUX16
C1inputTCELL0:IMUX.IMUX17
C10inputTCELL2:IMUX.IMUX18
C11inputTCELL2:IMUX.IMUX19
C12inputTCELL3:IMUX.IMUX16
C13inputTCELL3:IMUX.IMUX17
C14inputTCELL3:IMUX.IMUX18
C15inputTCELL3:IMUX.IMUX19
C16inputTCELL0:IMUX.IMUX20
C17inputTCELL0:IMUX.IMUX21
C18inputTCELL0:IMUX.IMUX22
C19inputTCELL0:IMUX.IMUX23
C2inputTCELL0:IMUX.IMUX18
C20inputTCELL1:IMUX.IMUX20
C21inputTCELL1:IMUX.IMUX21
C22inputTCELL1:IMUX.IMUX22
C23inputTCELL1:IMUX.IMUX23
C24inputTCELL2:IMUX.IMUX20
C25inputTCELL2:IMUX.IMUX21
C26inputTCELL2:IMUX.IMUX22
C27inputTCELL2:IMUX.IMUX23
C28inputTCELL3:IMUX.IMUX20
C29inputTCELL3:IMUX.IMUX21
C3inputTCELL0:IMUX.IMUX19
C30inputTCELL3:IMUX.IMUX22
C31inputTCELL3:IMUX.IMUX23
C32inputTCELL0:IMUX.BYP0
C33inputTCELL0:IMUX.BYP1
C34inputTCELL0:IMUX.BYP2
C35inputTCELL0:IMUX.BYP3
C36inputTCELL1:IMUX.BYP0
C37inputTCELL1:IMUX.BYP1
C38inputTCELL1:IMUX.BYP2
C39inputTCELL1:IMUX.BYP3
C4inputTCELL1:IMUX.IMUX16
C40inputTCELL2:IMUX.BYP0
C41inputTCELL2:IMUX.BYP1
C42inputTCELL2:IMUX.BYP2
C43inputTCELL2:IMUX.BYP3
C44inputTCELL3:IMUX.BYP0
C45inputTCELL3:IMUX.BYP1
C46inputTCELL3:IMUX.BYP2
C47inputTCELL3:IMUX.BYP3
C5inputTCELL1:IMUX.IMUX17
C6inputTCELL1:IMUX.IMUX18
C7inputTCELL1:IMUX.IMUX19
C8inputTCELL2:IMUX.IMUX16
C9inputTCELL2:IMUX.IMUX17
CARRYINinputTCELL1:IMUX.IMUX29
CARRYINSEL0inputTCELL1:IMUX.IMUX30
CARRYINSEL1inputTCELL1:IMUX.IMUX31
CEAinputTCELL1:IMUX.CE0
CEBinputTCELL1:IMUX.CE1
CECinputTCELL2:IMUX.CE0
CECARRYINinputTCELL3:IMUX.CE0
CECINSUBinputTCELL3:IMUX.CE2
CECTRLinputTCELL3:IMUX.CE1
CEMinputTCELL1:IMUX.CE2
CEPinputTCELL1:IMUX.CE3
CLKinputTCELL1:IMUX.CLK0
OPMODE0inputTCELL0:IMUX.IMUX28
OPMODE1inputTCELL1:IMUX.IMUX24
OPMODE2inputTCELL1:IMUX.IMUX25
OPMODE3inputTCELL2:IMUX.IMUX30
OPMODE4inputTCELL2:IMUX.IMUX31
OPMODE5inputTCELL3:IMUX.IMUX24
OPMODE6inputTCELL3:IMUX.IMUX25
P0outputTCELL0:OUT.HALF.BOT0.TMIN, TCELL0:OUT.HALT.TOP0.TMIN
P1outputTCELL0:OUT.HALF.BOT1.TMIN, TCELL0:OUT.HALT.TOP1.TMIN
P10outputTCELL2:OUT.HALF.BOT2.TMIN, TCELL2:OUT.HALT.TOP2.TMIN
P11outputTCELL2:OUT.HALF.BOT3.TMIN, TCELL2:OUT.HALT.TOP3.TMIN
P12outputTCELL3:OUT.HALF.BOT0.TMIN, TCELL3:OUT.HALT.TOP0.TMIN
P13outputTCELL3:OUT.HALF.BOT1.TMIN, TCELL3:OUT.HALT.TOP1.TMIN
P14outputTCELL3:OUT.HALF.BOT2.TMIN, TCELL3:OUT.HALT.TOP2.TMIN
P15outputTCELL3:OUT.HALF.BOT3.TMIN, TCELL3:OUT.HALT.TOP3.TMIN
P16outputTCELL0:OUT.BEST3.TMIN
P17outputTCELL0:OUT.BEST2.TMIN
P18outputTCELL0:OUT.BEST1.TMIN
P19outputTCELL0:OUT.BEST0.TMIN
P2outputTCELL0:OUT.HALF.BOT2.TMIN, TCELL0:OUT.HALT.TOP2.TMIN
P20outputTCELL1:OUT.BEST3.TMIN
P21outputTCELL1:OUT.BEST2.TMIN
P22outputTCELL1:OUT.BEST1.TMIN
P23outputTCELL1:OUT.BEST0.TMIN
P24outputTCELL2:OUT.BEST3.TMIN
P25outputTCELL2:OUT.BEST2.TMIN
P26outputTCELL2:OUT.BEST1.TMIN
P27outputTCELL2:OUT.BEST0.TMIN
P28outputTCELL3:OUT.BEST3.TMIN
P29outputTCELL3:OUT.BEST2.TMIN
P3outputTCELL0:OUT.HALF.BOT3.TMIN, TCELL0:OUT.HALT.TOP3.TMIN
P30outputTCELL3:OUT.BEST1.TMIN
P31outputTCELL3:OUT.BEST0.TMIN
P32outputTCELL0:OUT.SEC0.TMIN
P33outputTCELL0:OUT.SEC1.TMIN
P34outputTCELL0:OUT.SEC2.TMIN
P35outputTCELL0:OUT.SEC3.TMIN
P36outputTCELL1:OUT.SEC0.TMIN
P37outputTCELL1:OUT.SEC1.TMIN
P38outputTCELL1:OUT.SEC2.TMIN
P39outputTCELL1:OUT.SEC3.TMIN
P4outputTCELL1:OUT.HALF.BOT0.TMIN, TCELL1:OUT.HALT.TOP0.TMIN
P40outputTCELL2:OUT.SEC0.TMIN
P41outputTCELL2:OUT.SEC1.TMIN
P42outputTCELL2:OUT.SEC2.TMIN
P43outputTCELL2:OUT.SEC3.TMIN
P44outputTCELL3:OUT.SEC0.TMIN
P45outputTCELL3:OUT.SEC1.TMIN
P46outputTCELL3:OUT.SEC2.TMIN
P47outputTCELL3:OUT.SEC3.TMIN
P5outputTCELL1:OUT.HALF.BOT1.TMIN, TCELL1:OUT.HALT.TOP1.TMIN
P6outputTCELL1:OUT.HALF.BOT2.TMIN, TCELL1:OUT.HALT.TOP2.TMIN
P7outputTCELL1:OUT.HALF.BOT3.TMIN, TCELL1:OUT.HALT.TOP3.TMIN
P8outputTCELL2:OUT.HALF.BOT0.TMIN, TCELL2:OUT.HALT.TOP0.TMIN
P9outputTCELL2:OUT.HALF.BOT1.TMIN, TCELL2:OUT.HALT.TOP1.TMIN
RSTAinputTCELL1:IMUX.SR0
RSTBinputTCELL1:IMUX.SR1
RSTCinputTCELL2:IMUX.SR0
RSTCARRYINinputTCELL3:IMUX.SR0
RSTCTRLinputTCELL3:IMUX.SR1
RSTMinputTCELL1:IMUX.SR2
RSTPinputTCELL1:IMUX.SR3
SUBTRACTinputTCELL2:IMUX.IMUX29

Bel wires

virtex4 DSP bel wires
WirePins
TCELL0:IMUX.SR0DSP0.RSTA
TCELL0:IMUX.SR1DSP0.RSTB
TCELL0:IMUX.SR2DSP0.RSTM
TCELL0:IMUX.SR3DSP0.RSTP
TCELL0:IMUX.CE0DSP0.CEA
TCELL0:IMUX.CE1DSP0.CEB
TCELL0:IMUX.CE2DSP0.CEM
TCELL0:IMUX.CE3DSP0.CEP
TCELL0:IMUX.BYP0DSP0.C32, DSP1.C32
TCELL0:IMUX.BYP1DSP0.C33, DSP1.C33
TCELL0:IMUX.BYP2DSP0.C34, DSP1.C34
TCELL0:IMUX.BYP3DSP0.C35, DSP1.C35
TCELL0:IMUX.IMUX0DSP1.A0
TCELL0:IMUX.IMUX1DSP1.A1
TCELL0:IMUX.IMUX2DSP1.A2
TCELL0:IMUX.IMUX3DSP1.A3
TCELL0:IMUX.IMUX4DSP0.A0
TCELL0:IMUX.IMUX5DSP0.A1
TCELL0:IMUX.IMUX6DSP0.A2
TCELL0:IMUX.IMUX7DSP0.A3
TCELL0:IMUX.IMUX8DSP1.B0
TCELL0:IMUX.IMUX9DSP1.B1
TCELL0:IMUX.IMUX10DSP1.B2
TCELL0:IMUX.IMUX11DSP1.B3
TCELL0:IMUX.IMUX12DSP0.B0
TCELL0:IMUX.IMUX13DSP0.B1
TCELL0:IMUX.IMUX14DSP0.B2
TCELL0:IMUX.IMUX15DSP0.B3
TCELL0:IMUX.IMUX16DSP0.C0, DSP1.C0
TCELL0:IMUX.IMUX17DSP0.C1, DSP1.C1
TCELL0:IMUX.IMUX18DSP0.C2, DSP1.C2
TCELL0:IMUX.IMUX19DSP0.C3, DSP1.C3
TCELL0:IMUX.IMUX20DSP0.C16, DSP1.C16
TCELL0:IMUX.IMUX21DSP0.C17, DSP1.C17
TCELL0:IMUX.IMUX22DSP0.C18, DSP1.C18
TCELL0:IMUX.IMUX23DSP0.C19, DSP1.C19
TCELL0:IMUX.IMUX24DSP0.OPMODE0
TCELL0:IMUX.IMUX25DSP0.OPMODE1
TCELL0:IMUX.IMUX26DSP0.B16
TCELL0:IMUX.IMUX27DSP0.A16
TCELL0:IMUX.IMUX28DSP1.OPMODE0
TCELL0:IMUX.IMUX29DSP0.CARRYIN
TCELL0:IMUX.IMUX30DSP0.CARRYINSEL0
TCELL0:IMUX.IMUX31DSP0.CARRYINSEL1
TCELL0:OUT.BEST0.TMINDSP1.P19
TCELL0:OUT.BEST1.TMINDSP1.P18
TCELL0:OUT.BEST2.TMINDSP1.P17
TCELL0:OUT.BEST3.TMINDSP1.P16
TCELL0:OUT.BEST4.TMINDSP0.P16
TCELL0:OUT.BEST5.TMINDSP0.P17
TCELL0:OUT.BEST6.TMINDSP0.P18
TCELL0:OUT.BEST7.TMINDSP0.P19
TCELL0:OUT.SEC0.TMINDSP1.P32
TCELL0:OUT.SEC1.TMINDSP1.P33
TCELL0:OUT.SEC2.TMINDSP1.P34
TCELL0:OUT.SEC3.TMINDSP1.P35
TCELL0:OUT.SEC4.TMINDSP0.P32
TCELL0:OUT.SEC5.TMINDSP0.P33
TCELL0:OUT.SEC6.TMINDSP0.P34
TCELL0:OUT.SEC7.TMINDSP0.P35
TCELL0:OUT.HALF.BOT0.TMINDSP1.P0
TCELL0:OUT.HALF.BOT1.TMINDSP1.P1
TCELL0:OUT.HALF.BOT2.TMINDSP1.P2
TCELL0:OUT.HALF.BOT3.TMINDSP1.P3
TCELL0:OUT.HALF.BOT4.TMINDSP0.P0
TCELL0:OUT.HALF.BOT5.TMINDSP0.P1
TCELL0:OUT.HALF.BOT6.TMINDSP0.P2
TCELL0:OUT.HALF.BOT7.TMINDSP0.P3
TCELL0:OUT.HALT.TOP0.TMINDSP1.P0
TCELL0:OUT.HALT.TOP1.TMINDSP1.P1
TCELL0:OUT.HALT.TOP2.TMINDSP1.P2
TCELL0:OUT.HALT.TOP3.TMINDSP1.P3
TCELL0:OUT.HALT.TOP4.TMINDSP0.P0
TCELL0:OUT.HALT.TOP5.TMINDSP0.P1
TCELL0:OUT.HALT.TOP6.TMINDSP0.P2
TCELL0:OUT.HALT.TOP7.TMINDSP0.P3
TCELL1:IMUX.SR0DSP1.RSTA
TCELL1:IMUX.SR1DSP1.RSTB
TCELL1:IMUX.SR2DSP1.RSTM
TCELL1:IMUX.SR3DSP1.RSTP
TCELL1:IMUX.CLK0DSP1.CLK
TCELL1:IMUX.CE0DSP1.CEA
TCELL1:IMUX.CE1DSP1.CEB
TCELL1:IMUX.CE2DSP1.CEM
TCELL1:IMUX.CE3DSP1.CEP
TCELL1:IMUX.BYP0DSP0.C36, DSP1.C36
TCELL1:IMUX.BYP1DSP0.C37, DSP1.C37
TCELL1:IMUX.BYP2DSP0.C38, DSP1.C38
TCELL1:IMUX.BYP3DSP0.C39, DSP1.C39
TCELL1:IMUX.IMUX0DSP1.A4
TCELL1:IMUX.IMUX1DSP1.A5
TCELL1:IMUX.IMUX2DSP1.A6
TCELL1:IMUX.IMUX3DSP1.A7
TCELL1:IMUX.IMUX4DSP0.A4
TCELL1:IMUX.IMUX5DSP0.A5
TCELL1:IMUX.IMUX6DSP0.A6
TCELL1:IMUX.IMUX7DSP0.A7
TCELL1:IMUX.IMUX8DSP1.B4
TCELL1:IMUX.IMUX9DSP1.B5
TCELL1:IMUX.IMUX10DSP1.B6
TCELL1:IMUX.IMUX11DSP1.B7
TCELL1:IMUX.IMUX12DSP0.B4
TCELL1:IMUX.IMUX13DSP0.B5
TCELL1:IMUX.IMUX14DSP0.B6
TCELL1:IMUX.IMUX15DSP0.B7
TCELL1:IMUX.IMUX16DSP0.C4, DSP1.C4
TCELL1:IMUX.IMUX17DSP0.C5, DSP1.C5
TCELL1:IMUX.IMUX18DSP0.C6, DSP1.C6
TCELL1:IMUX.IMUX19DSP0.C7, DSP1.C7
TCELL1:IMUX.IMUX20DSP0.C20, DSP1.C20
TCELL1:IMUX.IMUX21DSP0.C21, DSP1.C21
TCELL1:IMUX.IMUX22DSP0.C22, DSP1.C22
TCELL1:IMUX.IMUX23DSP0.C23, DSP1.C23
TCELL1:IMUX.IMUX24DSP1.OPMODE1
TCELL1:IMUX.IMUX25DSP1.OPMODE2
TCELL1:IMUX.IMUX26DSP1.B16
TCELL1:IMUX.IMUX27DSP1.A16
TCELL1:IMUX.IMUX28DSP0.OPMODE2
TCELL1:IMUX.IMUX29DSP1.CARRYIN
TCELL1:IMUX.IMUX30DSP1.CARRYINSEL0
TCELL1:IMUX.IMUX31DSP1.CARRYINSEL1
TCELL1:OUT.BEST0.TMINDSP1.P23
TCELL1:OUT.BEST1.TMINDSP1.P22
TCELL1:OUT.BEST2.TMINDSP1.P21
TCELL1:OUT.BEST3.TMINDSP1.P20
TCELL1:OUT.BEST4.TMINDSP0.P20
TCELL1:OUT.BEST5.TMINDSP0.P21
TCELL1:OUT.BEST6.TMINDSP0.P22
TCELL1:OUT.BEST7.TMINDSP0.P23
TCELL1:OUT.SEC0.TMINDSP1.P36
TCELL1:OUT.SEC1.TMINDSP1.P37
TCELL1:OUT.SEC2.TMINDSP1.P38
TCELL1:OUT.SEC3.TMINDSP1.P39
TCELL1:OUT.SEC4.TMINDSP0.P36
TCELL1:OUT.SEC5.TMINDSP0.P37
TCELL1:OUT.SEC6.TMINDSP0.P38
TCELL1:OUT.SEC7.TMINDSP0.P39
TCELL1:OUT.HALF.BOT0.TMINDSP1.P4
TCELL1:OUT.HALF.BOT1.TMINDSP1.P5
TCELL1:OUT.HALF.BOT2.TMINDSP1.P6
TCELL1:OUT.HALF.BOT3.TMINDSP1.P7
TCELL1:OUT.HALF.BOT4.TMINDSP0.P4
TCELL1:OUT.HALF.BOT5.TMINDSP0.P5
TCELL1:OUT.HALF.BOT6.TMINDSP0.P6
TCELL1:OUT.HALF.BOT7.TMINDSP0.P7
TCELL1:OUT.HALT.TOP0.TMINDSP1.P4
TCELL1:OUT.HALT.TOP1.TMINDSP1.P5
TCELL1:OUT.HALT.TOP2.TMINDSP1.P6
TCELL1:OUT.HALT.TOP3.TMINDSP1.P7
TCELL1:OUT.HALT.TOP4.TMINDSP0.P4
TCELL1:OUT.HALT.TOP5.TMINDSP0.P5
TCELL1:OUT.HALT.TOP6.TMINDSP0.P6
TCELL1:OUT.HALT.TOP7.TMINDSP0.P7
TCELL2:IMUX.SR0DSP0.RSTC, DSP1.RSTC
TCELL2:IMUX.SR1DSP0.RSTCARRYIN
TCELL2:IMUX.SR2DSP0.RSTCTRL
TCELL2:IMUX.CLK0DSP0.CLK
TCELL2:IMUX.CE0DSP0.CEC, DSP1.CEC
TCELL2:IMUX.CE1DSP0.CECARRYIN
TCELL2:IMUX.CE2DSP0.CECTRL
TCELL2:IMUX.CE3DSP0.CECINSUB
TCELL2:IMUX.BYP0DSP0.C40, DSP1.C40
TCELL2:IMUX.BYP1DSP0.C41, DSP1.C41
TCELL2:IMUX.BYP2DSP0.C42, DSP1.C42
TCELL2:IMUX.BYP3DSP0.C43, DSP1.C43
TCELL2:IMUX.IMUX0DSP1.A8
TCELL2:IMUX.IMUX1DSP1.A9
TCELL2:IMUX.IMUX2DSP1.A10
TCELL2:IMUX.IMUX3DSP1.A11
TCELL2:IMUX.IMUX4DSP0.A8
TCELL2:IMUX.IMUX5DSP0.A9
TCELL2:IMUX.IMUX6DSP0.A10
TCELL2:IMUX.IMUX7DSP0.A11
TCELL2:IMUX.IMUX8DSP1.B8
TCELL2:IMUX.IMUX9DSP1.B9
TCELL2:IMUX.IMUX10DSP1.B10
TCELL2:IMUX.IMUX11DSP1.B11
TCELL2:IMUX.IMUX12DSP0.B8
TCELL2:IMUX.IMUX13DSP0.B9
TCELL2:IMUX.IMUX14DSP0.B10
TCELL2:IMUX.IMUX15DSP0.B11
TCELL2:IMUX.IMUX16DSP0.C8, DSP1.C8
TCELL2:IMUX.IMUX17DSP0.C9, DSP1.C9
TCELL2:IMUX.IMUX18DSP0.C10, DSP1.C10
TCELL2:IMUX.IMUX19DSP0.C11, DSP1.C11
TCELL2:IMUX.IMUX20DSP0.C24, DSP1.C24
TCELL2:IMUX.IMUX21DSP0.C25, DSP1.C25
TCELL2:IMUX.IMUX22DSP0.C26, DSP1.C26
TCELL2:IMUX.IMUX23DSP0.C27, DSP1.C27
TCELL2:IMUX.IMUX24DSP0.OPMODE3
TCELL2:IMUX.IMUX25DSP0.OPMODE4
TCELL2:IMUX.IMUX26DSP0.B17
TCELL2:IMUX.IMUX27DSP0.A17
TCELL2:IMUX.IMUX29DSP1.SUBTRACT
TCELL2:IMUX.IMUX30DSP1.OPMODE3
TCELL2:IMUX.IMUX31DSP1.OPMODE4
TCELL2:OUT.BEST0.TMINDSP1.P27
TCELL2:OUT.BEST1.TMINDSP1.P26
TCELL2:OUT.BEST2.TMINDSP1.P25
TCELL2:OUT.BEST3.TMINDSP1.P24
TCELL2:OUT.BEST4.TMINDSP0.P24
TCELL2:OUT.BEST5.TMINDSP0.P25
TCELL2:OUT.BEST6.TMINDSP0.P26
TCELL2:OUT.BEST7.TMINDSP0.P27
TCELL2:OUT.SEC0.TMINDSP1.P40
TCELL2:OUT.SEC1.TMINDSP1.P41
TCELL2:OUT.SEC2.TMINDSP1.P42
TCELL2:OUT.SEC3.TMINDSP1.P43
TCELL2:OUT.SEC4.TMINDSP0.P40
TCELL2:OUT.SEC5.TMINDSP0.P41
TCELL2:OUT.SEC6.TMINDSP0.P42
TCELL2:OUT.SEC7.TMINDSP0.P43
TCELL2:OUT.HALF.BOT0.TMINDSP1.P8
TCELL2:OUT.HALF.BOT1.TMINDSP1.P9
TCELL2:OUT.HALF.BOT2.TMINDSP1.P10
TCELL2:OUT.HALF.BOT3.TMINDSP1.P11
TCELL2:OUT.HALF.BOT4.TMINDSP0.P8
TCELL2:OUT.HALF.BOT5.TMINDSP0.P9
TCELL2:OUT.HALF.BOT6.TMINDSP0.P10
TCELL2:OUT.HALF.BOT7.TMINDSP0.P11
TCELL2:OUT.HALT.TOP0.TMINDSP1.P8
TCELL2:OUT.HALT.TOP1.TMINDSP1.P9
TCELL2:OUT.HALT.TOP2.TMINDSP1.P10
TCELL2:OUT.HALT.TOP3.TMINDSP1.P11
TCELL2:OUT.HALT.TOP4.TMINDSP0.P8
TCELL2:OUT.HALT.TOP5.TMINDSP0.P9
TCELL2:OUT.HALT.TOP6.TMINDSP0.P10
TCELL2:OUT.HALT.TOP7.TMINDSP0.P11
TCELL3:IMUX.SR0DSP1.RSTCARRYIN
TCELL3:IMUX.SR1DSP1.RSTCTRL
TCELL3:IMUX.CE0DSP1.CECARRYIN
TCELL3:IMUX.CE1DSP1.CECTRL
TCELL3:IMUX.CE2DSP1.CECINSUB
TCELL3:IMUX.BYP0DSP0.C44, DSP1.C44
TCELL3:IMUX.BYP1DSP0.C45, DSP1.C45
TCELL3:IMUX.BYP2DSP0.C46, DSP1.C46
TCELL3:IMUX.BYP3DSP0.C47, DSP1.C47
TCELL3:IMUX.IMUX0DSP1.A12
TCELL3:IMUX.IMUX1DSP1.A13
TCELL3:IMUX.IMUX2DSP1.A14
TCELL3:IMUX.IMUX3DSP1.A15
TCELL3:IMUX.IMUX4DSP0.A12
TCELL3:IMUX.IMUX5DSP0.A13
TCELL3:IMUX.IMUX6DSP0.A14
TCELL3:IMUX.IMUX7DSP0.A15
TCELL3:IMUX.IMUX8DSP1.B12
TCELL3:IMUX.IMUX9DSP1.B13
TCELL3:IMUX.IMUX10DSP1.B14
TCELL3:IMUX.IMUX11DSP1.B15
TCELL3:IMUX.IMUX12DSP0.B12
TCELL3:IMUX.IMUX13DSP0.B13
TCELL3:IMUX.IMUX14DSP0.B14
TCELL3:IMUX.IMUX15DSP0.B15
TCELL3:IMUX.IMUX16DSP0.C12, DSP1.C12
TCELL3:IMUX.IMUX17DSP0.C13, DSP1.C13
TCELL3:IMUX.IMUX18DSP0.C14, DSP1.C14
TCELL3:IMUX.IMUX19DSP0.C15, DSP1.C15
TCELL3:IMUX.IMUX20DSP0.C28, DSP1.C28
TCELL3:IMUX.IMUX21DSP0.C29, DSP1.C29
TCELL3:IMUX.IMUX22DSP0.C30, DSP1.C30
TCELL3:IMUX.IMUX23DSP0.C31, DSP1.C31
TCELL3:IMUX.IMUX24DSP1.OPMODE5
TCELL3:IMUX.IMUX25DSP1.OPMODE6
TCELL3:IMUX.IMUX26DSP1.B17
TCELL3:IMUX.IMUX27DSP1.A17
TCELL3:IMUX.IMUX29DSP0.SUBTRACT
TCELL3:IMUX.IMUX30DSP0.OPMODE5
TCELL3:IMUX.IMUX31DSP0.OPMODE6
TCELL3:OUT.BEST0.TMINDSP1.P31
TCELL3:OUT.BEST1.TMINDSP1.P30
TCELL3:OUT.BEST2.TMINDSP1.P29
TCELL3:OUT.BEST3.TMINDSP1.P28
TCELL3:OUT.BEST4.TMINDSP0.P28
TCELL3:OUT.BEST5.TMINDSP0.P29
TCELL3:OUT.BEST6.TMINDSP0.P30
TCELL3:OUT.BEST7.TMINDSP0.P31
TCELL3:OUT.SEC0.TMINDSP1.P44
TCELL3:OUT.SEC1.TMINDSP1.P45
TCELL3:OUT.SEC2.TMINDSP1.P46
TCELL3:OUT.SEC3.TMINDSP1.P47
TCELL3:OUT.SEC4.TMINDSP0.P44
TCELL3:OUT.SEC5.TMINDSP0.P45
TCELL3:OUT.SEC6.TMINDSP0.P46
TCELL3:OUT.SEC7.TMINDSP0.P47
TCELL3:OUT.HALF.BOT0.TMINDSP1.P12
TCELL3:OUT.HALF.BOT1.TMINDSP1.P13
TCELL3:OUT.HALF.BOT2.TMINDSP1.P14
TCELL3:OUT.HALF.BOT3.TMINDSP1.P15
TCELL3:OUT.HALF.BOT4.TMINDSP0.P12
TCELL3:OUT.HALF.BOT5.TMINDSP0.P13
TCELL3:OUT.HALF.BOT6.TMINDSP0.P14
TCELL3:OUT.HALF.BOT7.TMINDSP0.P15
TCELL3:OUT.HALT.TOP0.TMINDSP1.P12
TCELL3:OUT.HALT.TOP1.TMINDSP1.P13
TCELL3:OUT.HALT.TOP2.TMINDSP1.P14
TCELL3:OUT.HALT.TOP3.TMINDSP1.P15
TCELL3:OUT.HALT.TOP4.TMINDSP0.P12
TCELL3:OUT.HALT.TOP5.TMINDSP0.P13
TCELL3:OUT.HALT.TOP6.TMINDSP0.P14
TCELL3:OUT.HALT.TOP7.TMINDSP0.P15

Bitstream

virtex4 DSP bittile 0
BitFrame
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18
61 - - - - - - - - - - - - - - - - - - ~DSP1:INV.OPMODE0
60 - - - - - - - - - - - - - - - - - - ~DSP0:INV.CARRYINSEL1
59 - - - - - - - - - - - - - - - - - - -
58 - - - - - - - - - - - - - - - - - - -
57 - - - - - - - - - - - - - - - - - - ~DSP0:INV.OPMODE0
56 - - - - - - - - - - - - - - - - - - -
55 - - - - - - - - - - - - - - - - - - -
54 - - - - - - - - - - - - - - - - - - -
53 - - - - - - - - - - - - - - - - - - -
52 - - - - - - - - - - - - - - - - - - -
51 - - - - - - - - - - - - - - - - - - -
50 - - - - - - - - - - - - - - - - - - -
49 - - - - - - - - - - - - - - - - - - -
48 - - - - - - - - - - - - - - - - - - -
47 - - - - - - - - - - - - - - - - - - -
46 - - - - - - - - - - - - - - - - - - -
45 - - - - - - - - - - - - - - - - - - -
44 - - - - - - - - - - - - - - - - - - -
43 - - - - - - - - - - - - - - - - - - -
42 - - - - - - - - - - - - - - - - - - -
41 - - - - - - - - - - - - - - - - - - -
40 - - - - - - - - - - - - - - - - - - -
39 - - - - - - - - - - - - - - - - - - -
38 - - - - - - - - - - - - - - - - - - -
37 - - - - - - - - - - - - - - - - - - -
36 - - - - - - - - - - - - - - - - - - -
35 - - - - - - - - - - - - - - - - - - -
34 - - - - - - - - - - - - - - - - - - -
33 - - - - - - - - - - - - - - - - - - -
32 - - - - - - - - - - - - - - - - - - -
31 - - - - - - - - - - - - - - - - - - -
30 - - - - - - - - - - - - - - - - - - -
29 - - - - - - - - - - - - - - - - - - -
28 - - - - - - - - - - - - - - - - - - -
27 - - - - - - - - - - - - - - - - - - -
26 - - - - - - - - - - - - - - - - - - -
25 - - - - - - - - - - - - - - - - - - -
24 - - - - - - - - - - - - - - - - - - -
23 - - - - - - - - - - - - - - - - - - -
22 - - - - - - - - - - - - - - - - - - ~DSP0:INV.OPMODE1
21 - - - - - - - - - - - - - - - - - - ~DSP0:INV.CARRYINSEL0
20 - - - - - - - - - - - - - - - - - - -
19 - - - - - - - - - - - - - - - - - - -
18 - - - - - - - - - - - - - - - - - - ~DSP0:INV.CARRYIN
17 - - - - - - - - - - - - - - - - - - -
16 - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - -
14 - - - - - - - - - - - - - - - - - - -
13 - - - - - - - - - - - - - - - - - - -
12 - - - - - - - - - - - - - - - - - - -
11 - - - - - - - - - - - - - - - - - - -
10 - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - -
0 - - - - - - - - - - - - - - - - - - -
virtex4 DSP bittile 1
BitFrame
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18
61 - - - - - - - - - - - - - - - - - - ~DSP0:INV.OPMODE2
60 - - - - - - - - - - - - - - - - - - ~DSP1:INV.CARRYINSEL1
59 - - - - - - - - - - - - - - - - - - -
58 - - - - - - - - - - - - - - - - - - -
57 - - - - - - - - - - - - - - - - - - ~DSP1:INV.OPMODE1
56 - - - - - - - - - - - - - - - - - - -
55 - - - - - - - - - - - - - - - - - - -
54 - - - - - - - - - - - - - - - - - - -
53 - - - - - - - - - - - - - - - - - - -
52 - - - - - - - - - - - - - - - - - - -
51 - - - - - - - - - - - - - - - - - - -
50 - - - - - - - - - - - - - - - - - - -
49 - - - - - - - - - - - - - - - - - - -
48 - - - - - - - - - - - - - - - - - - -
47 - - - - - - - - - - - - - - - - - - -
46 - - - - - - - - - - - - - - - - - - DSP1:UNK_PRESENT[0]
45 - - - - - - - - - - - - - - - - - - DSP_COMMON:CLKC_MUX[0]
44 - - - - - - - - - - - - - - - - - - DSP_COMMON:CREG[0]
43 - - - - - - - - - - - - - - - - - - -
42 - - - - - - - - - - - - - - - - - - -
41 - - - - - - - - - - - - - - - - - - DSP1:B_INPUT[0]
40 - - - - - - - - - - - - - - - - - - -
39 - - - - - - - - - - - - - - - - - - -
38 - - - - - - - - - - - - - - - - - - DSP1:CARRYINSELREG[0]
37 - - - - - - - - - - - - - - - - - - DSP1:SUBTRACTREG[0]
36 - - - - - - - - - - - - - - - - - - -
35 - - - - - - - - - - - - - - - - - - DSP1:OPMODEREG[0]
34 - - - - - - - - - - - - - - - - - - DSP1:PREG[0]
33 - - - - - - - - - - - - - - - - - - -
32 - - - - - - - - - - - - - - - - - - -
31 - - - - - - - - - - - - - - - - - - -
30 - - - - - - - - - - - - - - - - - - -
29 - - - - - - - - - - - - - - - - - - -
28 - - - - - - - - - - - - - - - - - - -
27 - - - - - - - - - - - - - - - - - - -
26 - - - - - - - - - - - - - - - - - - -
25 - - - - - - - - - - - - - - - - - - -
24 - - - - - - - - - - - - - - - - - - -
23 - - - - - - - - - - - - - - - - - - -
22 - - - - - - - - - - - - - - - - - - ~DSP1:INV.OPMODE2
21 - - - - - - - - - - - - - - - - - - ~DSP1:INV.CARRYINSEL0
20 - - - - - - - - - - - - - - - - - - -
19 - - - - - - - - - - - - - - - - - - -
18 - - - - - - - - - - - - - - - - - - ~DSP1:INV.CARRYIN
17 - - - - - - - - - - - - - - - - - - -
16 - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - -
14 - - - - - - - - - - - - - - - - - - DSP1:MREG[0]
13 - - - - - - - - - - - - - - - - - - -
12 - - - - - - - - - - - - - - - - - - DSP1:CARRYINREG[0]
11 - - - - - - - - - - - - - - - - - - DSP1:BREG[1]
10 - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - DSP1:BREG[0]
8 - - - - - - - - - - - - - - - - - - DSP1:AREG[1]
7 - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - DSP1:AREG[0]
4 - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - -
0 - - - - - - - - - - - - - - - - - - -
virtex4 DSP bittile 2
BitFrame
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18
60 - - - - - - - - - - - - - - - - - - ~DSP1:INV.OPMODE4
59 - - - - - - - - - - - - - - - - - - -
58 - - - - - - - - - - - - - - - - - - -
57 - - - - - - - - - - - - - - - - - - ~DSP0:INV.OPMODE3
56 - - - - - - - - - - - - - - - - - - -
55 - - - - - - - - - - - - - - - - - - -
54 - - - - - - - - - - - - - - - - - - -
53 - - - - - - - - - - - - - - - - - - -
52 - - - - - - - - - - - - - - - - - - -
51 - - - - - - - - - - - - - - - - - - -
50 - - - - - - - - - - - - - - - - - - -
49 - - - - - - - - - - - - - - - - - - -
48 - - - - - - - - - - - - - - - - - - -
47 - - - - - - - - - - - - - - - - - - -
46 - - - - - - - - - - - - - - - - - - DSP0:UNK_PRESENT[0]
45 - - - - - - - - - - - - - - - - - - -
44 - - - - - - - - - - - - - - - - - - -
43 - - - - - - - - - - - - - - - - - - -
42 - - - - - - - - - - - - - - - - - - -
41 - - - - - - - - - - - - - - - - - - DSP0:B_INPUT[0]
40 - - - - - - - - - - - - - - - - - - -
39 - - - - - - - - - - - - - - - - - - -
38 - - - - - - - - - - - - - - - - - - DSP0:CARRYINSELREG[0]
37 - - - - - - - - - - - - - - - - - - DSP0:SUBTRACTREG[0]
36 - - - - - - - - - - - - - - - - - - -
35 - - - - - - - - - - - - - - - - - - DSP0:OPMODEREG[0]
34 - - - - - - - - - - - - - - - - - - DSP0:PREG[0]
33 - - - - - - - - - - - - - - - - - - -
32 - - - - - - - - - - - - - - - - - - -
31 - - - - - - - - - - - - - - - - - - -
30 - - - - - - - - - - - - - - - - - - -
29 - - - - - - - - - - - - - - - - - - -
28 - - - - - - - - - - - - - - - - - - -
27 - - - - - - - - - - - - - - - - - - -
26 - - - - - - - - - - - - - - - - - - -
25 - - - - - - - - - - - - - - - - - - -
24 - - - - - - - - - - - - - - - - - - -
23 - - - - - - - - - - - - - - - - - - -
22 - - - - - - - - - - - - - - - - - - ~DSP0:INV.OPMODE4
21 - - - - - - - - - - - - - - - - - - ~DSP1:INV.OPMODE3
20 - - - - - - - - - - - - - - - - - - -
19 - - - - - - - - - - - - - - - - - - -
18 - - - - - - - - - - - - - - - - - - ~DSP1:INV.SUBTRACT
17 - - - - - - - - - - - - - - - - - - -
16 - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - -
14 - - - - - - - - - - - - - - - - - - DSP0:MREG[0]
13 - - - - - - - - - - - - - - - - - - -
12 - - - - - - - - - - - - - - - - - - DSP0:CARRYINREG[0]
11 - - - - - - - - - - - - - - - - - - DSP0:BREG[1]
10 - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - DSP0:BREG[0]
8 - - - - - - - - - - - - - - - - - - DSP0:AREG[1]
7 - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - DSP0:AREG[0]
4 - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - -
0 - - - - - - - - - - - - - - - - - - -
virtex4 DSP bittile 3
BitFrame
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18
60 - - - - - - - - - - - - - - - - - - ~DSP0:INV.OPMODE6
59 - - - - - - - - - - - - - - - - - - -
58 - - - - - - - - - - - - - - - - - - -
57 - - - - - - - - - - - - - - - - - - ~DSP1:INV.OPMODE5
56 - - - - - - - - - - - - - - - - - - -
55 - - - - - - - - - - - - - - - - - - -
54 - - - - - - - - - - - - - - - - - - -
53 - - - - - - - - - - - - - - - - - - -
52 - - - - - - - - - - - - - - - - - - -
51 - - - - - - - - - - - - - - - - - - -
50 - - - - - - - - - - - - - - - - - - -
49 - - - - - - - - - - - - - - - - - - -
48 - - - - - - - - - - - - - - - - - - -
47 - - - - - - - - - - - - - - - - - - -
46 - - - - - - - - - - - - - - - - - - -
45 - - - - - - - - - - - - - - - - - - -
44 - - - - - - - - - - - - - - - - - - -
43 - - - - - - - - - - - - - - - - - - -
42 - - - - - - - - - - - - - - - - - - -
41 - - - - - - - - - - - - - - - - - - -
40 - - - - - - - - - - - - - - - - - - -
39 - - - - - - - - - - - - - - - - - - -
38 - - - - - - - - - - - - - - - - - - -
37 - - - - - - - - - - - - - - - - - - -
36 - - - - - - - - - - - - - - - - - - -
35 - - - - - - - - - - - - - - - - - - -
34 - - - - - - - - - - - - - - - - - - -
33 - - - - - - - - - - - - - - - - - - -
32 - - - - - - - - - - - - - - - - - - -
31 - - - - - - - - - - - - - - - - - - -
30 - - - - - - - - - - - - - - - - - - -
29 - - - - - - - - - - - - - - - - - - -
28 - - - - - - - - - - - - - - - - - - -
27 - - - - - - - - - - - - - - - - - - -
26 - - - - - - - - - - - - - - - - - - -
25 - - - - - - - - - - - - - - - - - - -
24 - - - - - - - - - - - - - - - - - - -
23 - - - - - - - - - - - - - - - - - - -
22 - - - - - - - - - - - - - - - - - - ~DSP1:INV.OPMODE6
21 - - - - - - - - - - - - - - - - - - ~DSP0:INV.OPMODE5
20 - - - - - - - - - - - - - - - - - - -
19 - - - - - - - - - - - - - - - - - - -
18 - - - - - - - - - - - - - - - - - - ~DSP0:INV.SUBTRACT
17 - - - - - - - - - - - - - - - - - - -
16 - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - -
14 - - - - - - - - - - - - - - - - - - -
13 - - - - - - - - - - - - - - - - - - -
12 - - - - - - - - - - - - - - - - - - -
11 - - - - - - - - - - - - - - - - - - -
10 - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - -
0 - - - - - - - - - - - - - - - - - - -
DSP0:AREG 2.18.8 2.18.5
DSP0:BREG 2.18.11 2.18.9
DSP1:AREG 1.18.8 1.18.5
DSP1:BREG 1.18.11 1.18.9
1 0 0
0 0 1
2 1 0
DSP0:B_INPUT 2.18.41
DSP1:B_INPUT 1.18.41
DIRECT 0
CASCADE 1
DSP0:CARRYINREG 2.18.12
DSP0:CARRYINSELREG 2.18.38
DSP0:MREG 2.18.14
DSP0:OPMODEREG 2.18.35
DSP0:PREG 2.18.34
DSP0:SUBTRACTREG 2.18.37
DSP1:CARRYINREG 1.18.12
DSP1:CARRYINSELREG 1.18.38
DSP1:MREG 1.18.14
DSP1:OPMODEREG 1.18.35
DSP1:PREG 1.18.34
DSP1:SUBTRACTREG 1.18.37
DSP_COMMON:CREG 1.18.44
1 0
0 1
DSP0:INV.CARRYIN 0.18.18
DSP0:INV.CARRYINSEL0 0.18.21
DSP0:INV.CARRYINSEL1 0.18.60
DSP0:INV.OPMODE0 0.18.57
DSP0:INV.OPMODE1 0.18.22
DSP0:INV.OPMODE2 1.18.61
DSP0:INV.OPMODE3 2.18.57
DSP0:INV.OPMODE4 2.18.22
DSP0:INV.OPMODE5 3.18.21
DSP0:INV.OPMODE6 3.18.60
DSP0:INV.SUBTRACT 3.18.18
DSP1:INV.CARRYIN 1.18.18
DSP1:INV.CARRYINSEL0 1.18.21
DSP1:INV.CARRYINSEL1 1.18.60
DSP1:INV.OPMODE0 0.18.61
DSP1:INV.OPMODE1 1.18.57
DSP1:INV.OPMODE2 1.18.22
DSP1:INV.OPMODE3 2.18.21
DSP1:INV.OPMODE4 2.18.60
DSP1:INV.OPMODE5 3.18.57
DSP1:INV.OPMODE6 3.18.22
DSP1:INV.SUBTRACT 2.18.18
inverted ~[0]
DSP0:UNK_PRESENT 2.18.46
DSP1:UNK_PRESENT 1.18.46
0 0
1 1
DSP_COMMON:CLKC_MUX 1.18.45
DSP0 0
DSP1 1