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Tile HCLK

Cells: 2

Bel HCLK

virtex6 HCLK bel HCLK
PinDirectionWires
LCLK0_DoutputTCELL0:LCLK0
LCLK0_UoutputTCELL1:LCLK0
LCLK1_DoutputTCELL0:LCLK1
LCLK1_UoutputTCELL1:LCLK1
LCLK2_DoutputTCELL0:LCLK2
LCLK2_UoutputTCELL1:LCLK2
LCLK3_DoutputTCELL0:LCLK3
LCLK3_UoutputTCELL1:LCLK3
LCLK4_DoutputTCELL0:LCLK4
LCLK4_UoutputTCELL1:LCLK4
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LCLK5_UoutputTCELL1:LCLK5
LCLK6_DoutputTCELL0:LCLK6
LCLK6_UoutputTCELL1:LCLK6
LCLK7_DoutputTCELL0:LCLK7
LCLK7_UoutputTCELL1:LCLK7

Bel GLOBALSIG

virtex6 HCLK bel GLOBALSIG
PinDirectionWires

Bel wires

virtex6 HCLK bel wires
WirePins
TCELL0:LCLK0HCLK.LCLK0_D
TCELL0:LCLK1HCLK.LCLK1_D
TCELL0:LCLK2HCLK.LCLK2_D
TCELL0:LCLK3HCLK.LCLK3_D
TCELL0:LCLK4HCLK.LCLK4_D
TCELL0:LCLK5HCLK.LCLK5_D
TCELL0:LCLK6HCLK.LCLK6_D
TCELL0:LCLK7HCLK.LCLK7_D
TCELL1:LCLK0HCLK.LCLK0_U
TCELL1:LCLK1HCLK.LCLK1_U
TCELL1:LCLK2HCLK.LCLK2_U
TCELL1:LCLK3HCLK.LCLK3_U
TCELL1:LCLK4HCLK.LCLK4_U
TCELL1:LCLK5HCLK.LCLK5_U
TCELL1:LCLK6HCLK.LCLK6_U
TCELL1:LCLK7HCLK.LCLK7_U

Bitstream

virtex6 HCLK bittile 0
BitFrame
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25
31 HCLK:MUX.LCLK0_U[6] HCLK:MUX.LCLK0_U[7] HCLK:MUX.LCLK1_U[7] HCLK:MUX.LCLK1_U[6] HCLK:MUX.LCLK4_U[6] HCLK:MUX.LCLK4_U[7] HCLK:MUX.LCLK5_U[7] HCLK:MUX.LCLK5_U[6] HCLK:ENABLE.HCLK11 - - - - - - - - - - - - - - - - -
30 HCLK:MUX.LCLK0_U[5] HCLK:MUX.LCLK0_U[8] HCLK:MUX.LCLK1_U[8] HCLK:MUX.LCLK1_U[5] HCLK:MUX.LCLK4_U[5] HCLK:MUX.LCLK4_U[8] HCLK:MUX.LCLK5_U[8] HCLK:MUX.LCLK5_U[5] HCLK:ENABLE.HCLK10 - - - - - - - - - - - - - - - - -
29 HCLK:MUX.LCLK0_U[3] HCLK:MUX.LCLK0_U[4] HCLK:MUX.LCLK1_U[4] HCLK:MUX.LCLK1_U[3] HCLK:MUX.LCLK4_U[3] HCLK:MUX.LCLK4_U[4] HCLK:MUX.LCLK5_U[4] HCLK:MUX.LCLK5_U[3] HCLK:ENABLE.HCLK9 - - - - - - - - - - - - - - - - -
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24 HCLK:MUX.LCLK2_U[2] HCLK:MUX.LCLK2_U[3] HCLK:MUX.LCLK3_U[3] HCLK:MUX.LCLK3_U[2] HCLK:MUX.LCLK6_U[2] HCLK:MUX.LCLK6_U[3] HCLK:MUX.LCLK7_U[3] HCLK:MUX.LCLK7_U[2] HCLK:ENABLE.HCLK4 - - - - - - - - - - - - - - - - -
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20 HCLK:MUX.LCLK0_D[3] HCLK:MUX.LCLK0_D[4] HCLK:MUX.LCLK1_D[4] HCLK:MUX.LCLK1_D[3] HCLK:MUX.LCLK4_D[3] HCLK:MUX.LCLK4_D[4] HCLK:MUX.LCLK5_D[4] HCLK:MUX.LCLK5_D[3] HCLK:ENABLE.HCLK0 - - - - - - - - - - - - - - - - -
19 HCLK:MUX.LCLK0_D[1] HCLK:MUX.LCLK0_D[2] HCLK:MUX.LCLK1_D[2] HCLK:MUX.LCLK1_D[1] HCLK:MUX.LCLK4_D[1] HCLK:MUX.LCLK4_D[2] HCLK:MUX.LCLK5_D[2] HCLK:MUX.LCLK5_D[1] HCLK:ENABLE.RCLK5 - - - - - - - - - - - - - - - - -
18 HCLK:MUX.LCLK2_D[7] HCLK:MUX.LCLK0_D[0] HCLK:MUX.LCLK1_D[0] HCLK:MUX.LCLK3_D[7] HCLK:MUX.LCLK6_D[7] HCLK:MUX.LCLK4_D[0] HCLK:MUX.LCLK5_D[0] HCLK:MUX.LCLK7_D[7] HCLK:ENABLE.RCLK4 - - - - - - - - - - - - - - - - -
17 HCLK:MUX.LCLK2_D[8] HCLK:MUX.LCLK2_D[6] HCLK:MUX.LCLK3_D[6] HCLK:MUX.LCLK3_D[8] HCLK:MUX.LCLK6_D[8] HCLK:MUX.LCLK6_D[6] HCLK:MUX.LCLK7_D[6] HCLK:MUX.LCLK7_D[8] HCLK:ENABLE.RCLK3 - - - - - - - - - - - - - - - - -
16 HCLK:MUX.LCLK2_D[4] HCLK:MUX.LCLK2_D[5] HCLK:MUX.LCLK3_D[5] HCLK:MUX.LCLK3_D[4] HCLK:MUX.LCLK6_D[4] HCLK:MUX.LCLK6_D[5] HCLK:MUX.LCLK7_D[5] HCLK:MUX.LCLK7_D[4] HCLK:ENABLE.RCLK2 - - - - - - - - - - - - - - - - -
15 HCLK:MUX.LCLK2_D[2] HCLK:MUX.LCLK2_D[3] HCLK:MUX.LCLK3_D[3] HCLK:MUX.LCLK3_D[2] HCLK:MUX.LCLK6_D[2] HCLK:MUX.LCLK6_D[3] HCLK:MUX.LCLK7_D[3] HCLK:MUX.LCLK7_D[2] HCLK:ENABLE.RCLK1 - - - - - - - - - - - - - - - - -
14 HCLK:MUX.LCLK2_D[0] HCLK:MUX.LCLK2_D[1] HCLK:MUX.LCLK3_D[1] HCLK:MUX.LCLK3_D[0] HCLK:MUX.LCLK6_D[0] HCLK:MUX.LCLK6_D[1] HCLK:MUX.LCLK7_D[1] HCLK:MUX.LCLK7_D[0] HCLK:ENABLE.RCLK0 - - - - - - - - - - - - - - - - -
13 - - - - - - - - - - - - - - - - - - - - - - - HCLK:DRP_MASK_SYSMON HCLK:DRP_MASK_BELOW HCLK:DRP_MASK_ABOVE
12 - - - - - - - - - - - - - - - - - - - - - - - - - -
11 - - - - - - - - - - - - - - - - - - - - - - - - - -
10 - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - -
0 - - - - - - - - - - - - - - - - - - - - - - - - - -
HCLK:DRP_MASK_ABOVE 0.25.13
HCLK:DRP_MASK_BELOW 0.24.13
HCLK:DRP_MASK_SYSMON 0.23.13
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HCLK:ENABLE.HCLK9 0.8.29
HCLK:ENABLE.RCLK0 0.8.14
HCLK:ENABLE.RCLK1 0.8.15
HCLK:ENABLE.RCLK2 0.8.16
HCLK:ENABLE.RCLK3 0.8.17
HCLK:ENABLE.RCLK4 0.8.18
HCLK:ENABLE.RCLK5 0.8.19
non-inverted [0]
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HCLK:MUX.LCLK0_U 0.1.30 0.1.31 0.0.31 0.0.30 0.1.29 0.0.29 0.1.28 0.0.28 0.1.27
HCLK:MUX.LCLK1_D 0.2.21 0.2.22 0.3.22 0.3.21 0.2.20 0.3.20 0.2.19 0.3.19 0.2.18
HCLK:MUX.LCLK1_U 0.2.30 0.2.31 0.3.31 0.3.30 0.2.29 0.3.29 0.2.28 0.3.28 0.2.27
HCLK:MUX.LCLK2_D 0.0.17 0.0.18 0.1.17 0.1.16 0.0.16 0.1.15 0.0.15 0.1.14 0.0.14
HCLK:MUX.LCLK2_U 0.0.26 0.0.27 0.1.26 0.1.25 0.0.25 0.1.24 0.0.24 0.1.23 0.0.23
HCLK:MUX.LCLK3_D 0.3.17 0.3.18 0.2.17 0.2.16 0.3.16 0.2.15 0.3.15 0.2.14 0.3.14
HCLK:MUX.LCLK3_U 0.3.26 0.3.27 0.2.26 0.2.25 0.3.25 0.2.24 0.3.24 0.2.23 0.3.23
HCLK:MUX.LCLK4_D 0.5.21 0.5.22 0.4.22 0.4.21 0.5.20 0.4.20 0.5.19 0.4.19 0.5.18
HCLK:MUX.LCLK4_U 0.5.30 0.5.31 0.4.31 0.4.30 0.5.29 0.4.29 0.5.28 0.4.28 0.5.27
HCLK:MUX.LCLK5_D 0.6.21 0.6.22 0.7.22 0.7.21 0.6.20 0.7.20 0.6.19 0.7.19 0.6.18
HCLK:MUX.LCLK5_U 0.6.30 0.6.31 0.7.31 0.7.30 0.6.29 0.7.29 0.6.28 0.7.28 0.6.27
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HCLK:MUX.LCLK6_U 0.4.26 0.4.27 0.5.26 0.5.25 0.4.25 0.5.24 0.4.24 0.5.23 0.4.23
HCLK:MUX.LCLK7_D 0.7.17 0.7.18 0.6.17 0.6.16 0.7.16 0.6.15 0.7.15 0.6.14 0.7.14
HCLK:MUX.LCLK7_U 0.7.26 0.7.27 0.6.26 0.6.25 0.7.25 0.6.24 0.7.24 0.6.23 0.7.23
NONE 0 0 0 0 0 0 0 0 0
HCLK0 0 0 1 0 0 0 0 0 1
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RCLK1 1 0 0 0 0 0 0 1 0
RCLK2 1 0 0 0 0 0 1 0 0
RCLK3 1 0 0 0 0 1 0 0 0
RCLK4 1 0 0 0 1 0 0 0 0
RCLK5 1 0 0 1 0 0 0 0 0

Tile HCLK_QBUF

Cells: 0

Bel HCLK_QBUF

virtex6 HCLK_QBUF bel HCLK_QBUF
PinDirectionWires

Tile MGT_BUF

Cells: 0

Bel MGT_BUF

virtex6 MGT_BUF bel MGT_BUF
PinDirectionWires