Input / Output

Tile IO_W

Cells: 1

Bel IO0

xp IO_W bel IO0
Pin	Direction	Wires
CE	input	IMUX_CE0
CLK	input	IMUX_CLK0
DI	output	OUT_F0
IPOS0	output	OUT_F6
IPOS1	output	OUT_F7
LSR	input	IMUX_LSR0
ONEG0	input	IMUX_A0
ONEG1	input	IMUX_B0
OPOS0	input	IMUX_C0
OPOS1	input	IMUX_D0
TD	input	IMUX_B2

Bel IO1

xp IO_W bel IO1
Pin	Direction	Wires
CE	input	IMUX_CE1
CLK	input	IMUX_CLK1
DI	output	OUT_F1
IPOS0	output	OUT_Q1
IPOS1	output	OUT_Q2
LSR	input	IMUX_LSR1
ONEG0	input	IMUX_A1
ONEG1	input	IMUX_B1
OPOS0	input	IMUX_C1
OPOS1	input	IMUX_D1
TD	input	IMUX_B3

Bel wires

xp IO_W bel wires
Wire	Pins
IMUX_A0	IO0.ONEG0
IMUX_A1	IO1.ONEG0
IMUX_B0	IO0.ONEG1
IMUX_B1	IO1.ONEG1
IMUX_B2	IO0.TD
IMUX_B3	IO1.TD
IMUX_C0	IO0.OPOS0
IMUX_C1	IO1.OPOS0
IMUX_D0	IO0.OPOS1
IMUX_D1	IO1.OPOS1
IMUX_CLK0	IO0.CLK
IMUX_CLK1	IO1.CLK
IMUX_LSR0	IO0.LSR
IMUX_LSR1	IO1.LSR
IMUX_CE0	IO0.CE
IMUX_CE1	IO1.CE
OUT_F0	IO0.DI
OUT_F1	IO1.DI
OUT_F6	IO0.IPOS0
OUT_F7	IO0.IPOS1
OUT_Q1	IO1.IPOS0
OUT_Q2	IO1.IPOS1

Tile IO_E

Cells: 1

Bel IO0

xp IO_E bel IO0
Pin	Direction	Wires
CE	input	IMUX_CE0
CLK	input	IMUX_CLK0
DI	output	OUT_F0
IPOS0	output	OUT_F6
IPOS1	output	OUT_F7
LSR	input	IMUX_LSR0
ONEG0	input	IMUX_A0
ONEG1	input	IMUX_B0
OPOS0	input	IMUX_C0
OPOS1	input	IMUX_D0
TD	input	IMUX_B2

Bel IO1

xp IO_E bel IO1
Pin	Direction	Wires
CE	input	IMUX_CE1
CLK	input	IMUX_CLK1
DI	output	OUT_F1
IPOS0	output	OUT_Q1
IPOS1	output	OUT_Q2
LSR	input	IMUX_LSR1
ONEG0	input	IMUX_A1
ONEG1	input	IMUX_B1
OPOS0	input	IMUX_C1
OPOS1	input	IMUX_D1
TD	input	IMUX_B3

Bel wires

xp IO_E bel wires
Wire	Pins
IMUX_A0	IO0.ONEG0
IMUX_A1	IO1.ONEG0
IMUX_B0	IO0.ONEG1
IMUX_B1	IO1.ONEG1
IMUX_B2	IO0.TD
IMUX_B3	IO1.TD
IMUX_C0	IO0.OPOS0
IMUX_C1	IO1.OPOS0
IMUX_D0	IO0.OPOS1
IMUX_D1	IO1.OPOS1
IMUX_CLK0	IO0.CLK
IMUX_CLK1	IO1.CLK
IMUX_LSR0	IO0.LSR
IMUX_LSR1	IO1.LSR
IMUX_CE0	IO0.CE
IMUX_CE1	IO1.CE
OUT_F0	IO0.DI
OUT_F1	IO1.DI
OUT_F6	IO0.IPOS0
OUT_F7	IO0.IPOS1
OUT_Q1	IO1.IPOS0
OUT_Q2	IO1.IPOS1

Tile IO_S

Cells: 1

Bel IO0

xp IO_S bel IO0
Pin	Direction	Wires
CE	input	IMUX_CE0
CLK	input	IMUX_CLK0
DI	output	OUT_F0
IPOS0	output	OUT_F6
IPOS1	output	OUT_F7
LSR	input	IMUX_LSR0
ONEG0	input	IMUX_A0
ONEG1	input	IMUX_B0
OPOS0	input	IMUX_C0
OPOS1	input	IMUX_D0
TD	input	IMUX_B2

Bel IO1

xp IO_S bel IO1
Pin	Direction	Wires
CE	input	IMUX_CE1
CLK	input	IMUX_CLK1
DI	output	OUT_F1
IPOS0	output	OUT_Q1
IPOS1	output	OUT_Q2
LSR	input	IMUX_LSR1
ONEG0	input	IMUX_A1
ONEG1	input	IMUX_B1
OPOS0	input	IMUX_C1
OPOS1	input	IMUX_D1
TD	input	IMUX_B3

Bel wires

xp IO_S bel wires
Wire	Pins
IMUX_A0	IO0.ONEG0
IMUX_A1	IO1.ONEG0
IMUX_B0	IO0.ONEG1
IMUX_B1	IO1.ONEG1
IMUX_B2	IO0.TD
IMUX_B3	IO1.TD
IMUX_C0	IO0.OPOS0
IMUX_C1	IO1.OPOS0
IMUX_D0	IO0.OPOS1
IMUX_D1	IO1.OPOS1
IMUX_CLK0	IO0.CLK
IMUX_CLK1	IO1.CLK
IMUX_LSR0	IO0.LSR
IMUX_LSR1	IO1.LSR
IMUX_CE0	IO0.CE
IMUX_CE1	IO1.CE
OUT_F0	IO0.DI
OUT_F1	IO1.DI
OUT_F6	IO0.IPOS0
OUT_F7	IO0.IPOS1
OUT_Q1	IO1.IPOS0
OUT_Q2	IO1.IPOS1

Tile IO_N

Cells: 1

Bel IO0

xp IO_N bel IO0
Pin	Direction	Wires
CE	input	IMUX_CE0
CLK	input	IMUX_CLK0
DI	output	OUT_F0
IPOS0	output	OUT_F6
IPOS1	output	OUT_F7
LSR	input	IMUX_LSR0
ONEG0	input	IMUX_A0
ONEG1	input	IMUX_B0
OPOS0	input	IMUX_C0
OPOS1	input	IMUX_D0
TD	input	IMUX_B2

Bel IO1

xp IO_N bel IO1
Pin	Direction	Wires
CE	input	IMUX_CE1
CLK	input	IMUX_CLK1
DI	output	OUT_F1
IPOS0	output	OUT_Q1
IPOS1	output	OUT_Q2
LSR	input	IMUX_LSR1
ONEG0	input	IMUX_A1
ONEG1	input	IMUX_B1
OPOS0	input	IMUX_C1
OPOS1	input	IMUX_D1
TD	input	IMUX_B3

Bel wires

xp IO_N bel wires
Wire	Pins
IMUX_A0	IO0.ONEG0
IMUX_A1	IO1.ONEG0
IMUX_B0	IO0.ONEG1
IMUX_B1	IO1.ONEG1
IMUX_B2	IO0.TD
IMUX_B3	IO1.TD
IMUX_C0	IO0.OPOS0
IMUX_C1	IO1.OPOS0
IMUX_D0	IO0.OPOS1
IMUX_D1	IO1.OPOS1
IMUX_CLK0	IO0.CLK
IMUX_CLK1	IO1.CLK
IMUX_LSR0	IO0.LSR
IMUX_LSR1	IO1.LSR
IMUX_CE0	IO0.CE
IMUX_CE1	IO1.CE
OUT_F0	IO0.DI
OUT_F1	IO1.DI
OUT_F6	IO0.IPOS0
OUT_F7	IO0.IPOS1
OUT_Q1	IO1.IPOS0
OUT_Q2	IO1.IPOS1

Tile DQS_W

Cells: 1

Bel DQS0

xp DQS_W bel DQS0
Pin	Direction	Wires
CLK	input	IMUX_CLK2
DDRCLKPOL	output	OUT_Q7
PRMBDET	output	OUT_Q6
READ	input	IMUX_D2

Bel wires

xp DQS_W bel wires
Wire	Pins
IMUX_D2	DQS0.READ
IMUX_CLK2	DQS0.CLK
OUT_Q6	DQS0.PRMBDET
OUT_Q7	DQS0.DDRCLKPOL

Tile DQS_E

Cells: 1

Bel DQS0

xp DQS_E bel DQS0
Pin	Direction	Wires
CLK	input	IMUX_CLK2
DDRCLKPOL	output	OUT_Q7
PRMBDET	output	OUT_Q6
READ	input	IMUX_D2

Bel wires

xp DQS_E bel wires
Wire	Pins
IMUX_D2	DQS0.READ
IMUX_CLK2	DQS0.CLK
OUT_Q6	DQS0.PRMBDET
OUT_Q7	DQS0.DDRCLKPOL

Tile DQS_S

Cells: 1

Bel DQS0

xp DQS_S bel DQS0
Pin	Direction	Wires
CLK	input	IMUX_CLK2
DDRCLKPOL	output	OUT_Q7
PRMBDET	output	OUT_Q6
READ	input	IMUX_D2

Bel wires

xp DQS_S bel wires
Wire	Pins
IMUX_D2	DQS0.READ
IMUX_CLK2	DQS0.CLK
OUT_Q6	DQS0.PRMBDET
OUT_Q7	DQS0.DDRCLKPOL

Tile DQS_N

Cells: 1

Bel DQS0

xp DQS_N bel DQS0
Pin	Direction	Wires
CLK	input	IMUX_CLK2
DDRCLKPOL	output	OUT_Q7
PRMBDET	output	OUT_Q6
READ	input	IMUX_D2

Bel wires

xp DQS_N bel wires
Wire	Pins
IMUX_D2	DQS0.READ
IMUX_CLK2	DQS0.CLK
OUT_Q6	DQS0.PRMBDET
OUT_Q7	DQS0.DDRCLKPOL

Tile DQSDLL_S

Cells: 1

Bel DQSDLL

xp DQSDLL_S bel DQSDLL
Pin	Direction	Wires
CLK	input	IMUX_CLK2
LOCK	output	OUT_F4
RST	input	IMUX_B5
UDDCNTL	input	IMUX_B6

Bel wires

xp DQSDLL_S bel wires
Wire	Pins
IMUX_B5	DQSDLL.RST
IMUX_B6	DQSDLL.UDDCNTL
IMUX_CLK2	DQSDLL.CLK
OUT_F4	DQSDLL.LOCK

Tile DQSDLL_N

Cells: 1

Bel DQSDLL

xp DQSDLL_N bel DQSDLL
Pin	Direction	Wires
CLK	input	IMUX_CLK2
LOCK	output	OUT_F4
RST	input	IMUX_B5
UDDCNTL	input	IMUX_B6

Bel wires

xp DQSDLL_N bel wires
Wire	Pins
IMUX_B5	DQSDLL.RST
IMUX_B6	DQSDLL.UDDCNTL
IMUX_CLK2	DQSDLL.CLK
OUT_F4	DQSDLL.LOCK