Keyboard shortcuts

Press ← or → to navigate between chapters

Press ? to show this help

Press Esc to hide this help

Phase-Locked Loops

Tile PLL_S

Cells: 2

Bel PLL0

xp2 PLL_S bel PLL0
PinDirectionWires
CLKFB0inputTCELL0:IMUX_CLK1
CLKI0inputTCELL0:IMUX_B0
CLKI1inputTCELL0:IMUX_A0
CLKI2inputTCELL0:IMUX_CLK0
CLKOKoutputTCELL0:OUT_F2
CLKOK2outputTCELL1:OUT_Q5
CLKOPoutputTCELL0:OUT_F5
CLKOSoutputTCELL0:OUT_F6
CNTRSTinputTCELL0:IMUX_LSR0
DFPAI0inputTCELL0:IMUX_A1
DFPAI1inputTCELL0:IMUX_C1
DFPAI2inputTCELL0:IMUX_A2
DFPAI3inputTCELL0:IMUX_C2
DFPAO0outputTCELL0:OUT_F4
DFPAO1outputTCELL0:OUT_Q5
DFPAO2outputTCELL1:OUT_F6
DFPAO3outputTCELL0:OUT_F7
DNLOCKoutputTCELL0:OUT_Q3
DPAMODEinputTCELL0:IMUX_A3
DRPAI0inputTCELL0:IMUX_B1
DRPAI1inputTCELL0:IMUX_D1
DRPAI2inputTCELL0:IMUX_B2
DRPAI3inputTCELL0:IMUX_D2
DRPAO0outputTCELL0:OUT_F0
DRPAO1outputTCELL0:OUT_F1
DRPAO2outputTCELL0:OUT_Q4
DRPAO3outputTCELL0:OUT_F3
LOCKoutputTCELL0:OUT_Q0
PWDinputTCELL0:IMUX_A4
RESETKinputTCELL0:IMUX_CE0
RESETMinputTCELL0:IMUX_LSR1
TCLKIinputTCELL0:IMUX_B4
TESTOUToutputTCELL0:OUT_Q1
UPLOCKoutputTCELL0:OUT_Q2

Bel wires

xp2 PLL_S bel wires
WirePins
TCELL0:IMUX_A0PLL0.CLKI1
TCELL0:IMUX_A1PLL0.DFPAI0
TCELL0:IMUX_A2PLL0.DFPAI2
TCELL0:IMUX_A3PLL0.DPAMODE
TCELL0:IMUX_A4PLL0.PWD
TCELL0:IMUX_B0PLL0.CLKI0
TCELL0:IMUX_B1PLL0.DRPAI0
TCELL0:IMUX_B2PLL0.DRPAI2
TCELL0:IMUX_B4PLL0.TCLKI
TCELL0:IMUX_C1PLL0.DFPAI1
TCELL0:IMUX_C2PLL0.DFPAI3
TCELL0:IMUX_D1PLL0.DRPAI1
TCELL0:IMUX_D2PLL0.DRPAI3
TCELL0:IMUX_CLK0PLL0.CLKI2
TCELL0:IMUX_CLK1PLL0.CLKFB0
TCELL0:IMUX_LSR0PLL0.CNTRST
TCELL0:IMUX_LSR1PLL0.RESETM
TCELL0:IMUX_CE0PLL0.RESETK
TCELL0:OUT_F0PLL0.DRPAO0
TCELL0:OUT_F1PLL0.DRPAO1
TCELL0:OUT_F2PLL0.CLKOK
TCELL0:OUT_F3PLL0.DRPAO3
TCELL0:OUT_F4PLL0.DFPAO0
TCELL0:OUT_F5PLL0.CLKOP
TCELL0:OUT_F6PLL0.CLKOS
TCELL0:OUT_F7PLL0.DFPAO3
TCELL0:OUT_Q0PLL0.LOCK
TCELL0:OUT_Q1PLL0.TESTOUT
TCELL0:OUT_Q2PLL0.UPLOCK
TCELL0:OUT_Q3PLL0.DNLOCK
TCELL0:OUT_Q4PLL0.DRPAO2
TCELL0:OUT_Q5PLL0.DFPAO1
TCELL1:OUT_F6PLL0.DFPAO2
TCELL1:OUT_Q5PLL0.CLKOK2

Tile PLL_N

Cells: 2

Bel PLL0

xp2 PLL_N bel PLL0
PinDirectionWires
CLKFB0inputTCELL0:IMUX_CLK1
CLKI0inputTCELL0:IMUX_B0
CLKI1inputTCELL0:IMUX_A0
CLKI2inputTCELL0:IMUX_CLK0
CLKOKoutputTCELL0:OUT_F2
CLKOK2outputTCELL1:OUT_Q5
CLKOPoutputTCELL0:OUT_F5
CLKOSoutputTCELL0:OUT_F6
CNTRSTinputTCELL0:IMUX_LSR0
DFPAI0inputTCELL0:IMUX_A1
DFPAI1inputTCELL0:IMUX_C1
DFPAI2inputTCELL0:IMUX_A2
DFPAI3inputTCELL0:IMUX_C2
DFPAO0outputTCELL0:OUT_F4
DFPAO1outputTCELL0:OUT_Q5
DFPAO2outputTCELL1:OUT_F6
DFPAO3outputTCELL0:OUT_F7
DNLOCKoutputTCELL0:OUT_Q3
DPAMODEinputTCELL0:IMUX_A3
DRPAI0inputTCELL0:IMUX_B1
DRPAI1inputTCELL0:IMUX_D1
DRPAI2inputTCELL0:IMUX_B2
DRPAI3inputTCELL0:IMUX_D2
DRPAO0outputTCELL0:OUT_F0
DRPAO1outputTCELL0:OUT_F1
DRPAO2outputTCELL0:OUT_Q4
DRPAO3outputTCELL0:OUT_F3
LOCKoutputTCELL0:OUT_Q0
PWDinputTCELL0:IMUX_A4
RESETKinputTCELL0:IMUX_CE0
RESETMinputTCELL0:IMUX_LSR1
TCLKIinputTCELL0:IMUX_B4
TESTOUToutputTCELL0:OUT_Q1
UPLOCKoutputTCELL0:OUT_Q2

Bel wires

xp2 PLL_N bel wires
WirePins
TCELL0:IMUX_A0PLL0.CLKI1
TCELL0:IMUX_A1PLL0.DFPAI0
TCELL0:IMUX_A2PLL0.DFPAI2
TCELL0:IMUX_A3PLL0.DPAMODE
TCELL0:IMUX_A4PLL0.PWD
TCELL0:IMUX_B0PLL0.CLKI0
TCELL0:IMUX_B1PLL0.DRPAI0
TCELL0:IMUX_B2PLL0.DRPAI2
TCELL0:IMUX_B4PLL0.TCLKI
TCELL0:IMUX_C1PLL0.DFPAI1
TCELL0:IMUX_C2PLL0.DFPAI3
TCELL0:IMUX_D1PLL0.DRPAI1
TCELL0:IMUX_D2PLL0.DRPAI3
TCELL0:IMUX_CLK0PLL0.CLKI2
TCELL0:IMUX_CLK1PLL0.CLKFB0
TCELL0:IMUX_LSR0PLL0.CNTRST
TCELL0:IMUX_LSR1PLL0.RESETM
TCELL0:IMUX_CE0PLL0.RESETK
TCELL0:OUT_F0PLL0.DRPAO0
TCELL0:OUT_F1PLL0.DRPAO1
TCELL0:OUT_F2PLL0.CLKOK
TCELL0:OUT_F3PLL0.DRPAO3
TCELL0:OUT_F4PLL0.DFPAO0
TCELL0:OUT_F5PLL0.CLKOP
TCELL0:OUT_F6PLL0.CLKOS
TCELL0:OUT_F7PLL0.DFPAO3
TCELL0:OUT_Q0PLL0.LOCK
TCELL0:OUT_Q1PLL0.TESTOUT
TCELL0:OUT_Q2PLL0.UPLOCK
TCELL0:OUT_Q3PLL0.DNLOCK
TCELL0:OUT_Q4PLL0.DRPAO2
TCELL0:OUT_Q5PLL0.DFPAO1
TCELL1:OUT_F6PLL0.DFPAO2
TCELL1:OUT_Q5PLL0.CLKOK2

Tile CLK_W

Cells: 1

Bel DQSDLL

xp2 CLK_W bel DQSDLL
PinDirectionWires
CLKinputIMUX_CLK0
LOCKoutputOUT_F4
RSTinputIMUX_B0
UDDCNTLinputIMUX_A0

Bel CLKDIV0

xp2 CLK_W bel CLKDIV0
PinDirectionWires
CDIV1outputOUT_F0
CDIV2outputOUT_F2
CDIV4outputOUT_F1
CDIV8outputOUT_F3
RELEASEinputIMUX_CE0
RSTinputIMUX_LSR0

Bel wires

xp2 CLK_W bel wires
WirePins
IMUX_A0DQSDLL.UDDCNTL
IMUX_B0DQSDLL.RST
IMUX_CLK0DQSDLL.CLK
IMUX_LSR0CLKDIV0.RST
IMUX_CE0CLKDIV0.RELEASE
OUT_F0CLKDIV0.CDIV1
OUT_F1CLKDIV0.CDIV4
OUT_F2CLKDIV0.CDIV2
OUT_F3CLKDIV0.CDIV8
OUT_F4DQSDLL.LOCK

Tile CLK_E

Cells: 2

Bel DQSDLL

xp2 CLK_E bel DQSDLL
PinDirectionWires
CLKinputTCELL0:IMUX_CLK0
LOCKoutputTCELL0:OUT_F4
RSTinputTCELL0:IMUX_B0
UDDCNTLinputTCELL0:IMUX_A0

Bel CLKDIV0

xp2 CLK_E bel CLKDIV0
PinDirectionWires
CDIV1outputTCELL0:OUT_F0
CDIV2outputTCELL0:OUT_F2
CDIV4outputTCELL0:OUT_F1
CDIV8outputTCELL0:OUT_F3
RELEASEinputTCELL0:IMUX_CE0
RSTinputTCELL0:IMUX_LSR0

Bel START

xp2 CLK_E bel START
PinDirectionWires
STARTCLKinputTCELL0:IMUX_CLK1

Bel GSR

xp2 CLK_E bel GSR
PinDirectionWires
CLKinputTCELL1:IMUX_CLK1
GSRinputTCELL0:IMUX_D0

Bel SSPI

xp2 CLK_E bel SSPI
PinDirectionWires
CLKinputTCELL0:IMUX_C2
CSinputTCELL0:IMUX_D2
SIinputTCELL0:IMUX_B1
SOoutputTCELL0:OUT_Q1

Bel WAKEUP

xp2 CLK_E bel WAKEUP
PinDirectionWires
USRGOEinputTCELL0:IMUX_C0

Bel STF

xp2 CLK_E bel STF
PinDirectionWires
STORENinputTCELL0:IMUX_A1
UFMBUSYNoutputTCELL0:OUT_F5
UFMFAILoutputTCELL0:OUT_Q0

Bel wires

xp2 CLK_E bel wires
WirePins
TCELL0:IMUX_A0DQSDLL.UDDCNTL
TCELL0:IMUX_A1STF.STOREN
TCELL0:IMUX_B0DQSDLL.RST
TCELL0:IMUX_B1SSPI.SI
TCELL0:IMUX_C0WAKEUP.USRGOE
TCELL0:IMUX_C2SSPI.CLK
TCELL0:IMUX_D0GSR.GSR
TCELL0:IMUX_D2SSPI.CS
TCELL0:IMUX_CLK0DQSDLL.CLK
TCELL0:IMUX_CLK1START.STARTCLK
TCELL0:IMUX_LSR0CLKDIV0.RST
TCELL0:IMUX_CE0CLKDIV0.RELEASE
TCELL0:OUT_F0CLKDIV0.CDIV1
TCELL0:OUT_F1CLKDIV0.CDIV4
TCELL0:OUT_F2CLKDIV0.CDIV2
TCELL0:OUT_F3CLKDIV0.CDIV8
TCELL0:OUT_F4DQSDLL.LOCK
TCELL0:OUT_F5STF.UFMBUSYN
TCELL0:OUT_Q0STF.UFMFAIL
TCELL0:OUT_Q1SSPI.SO
TCELL1:IMUX_CLK1GSR.CLK