Phase-Locked Loops

Tile PLL_S

Cells: 2

Bel PLL

xp2 PLL_S bel PLL
Pin	Direction	Wires
CLKFB0	input	TCELL0:IMUX_CLK1
CLKI0	input	TCELL0:IMUX_B0
CLKI1	input	TCELL0:IMUX_A0
CLKI2	input	TCELL0:IMUX_CLK0
CLKOK	output	TCELL0:OUT_F2
CLKOK2	output	TCELL1:OUT_Q5
CLKOP	output	TCELL0:OUT_F5
CLKOS	output	TCELL0:OUT_F6
CNTRST	input	TCELL0:IMUX_LSR0
DFPAI0	input	TCELL0:IMUX_A1
DFPAI1	input	TCELL0:IMUX_C1
DFPAI2	input	TCELL0:IMUX_A2
DFPAI3	input	TCELL0:IMUX_C2
DFPAO0	output	TCELL0:OUT_F4
DFPAO1	output	TCELL0:OUT_Q5
DFPAO2	output	TCELL1:OUT_F6
DFPAO3	output	TCELL0:OUT_F7
DNLOCK	output	TCELL0:OUT_Q3
DPAMODE	input	TCELL0:IMUX_A3
DRPAI0	input	TCELL0:IMUX_B1
DRPAI1	input	TCELL0:IMUX_D1
DRPAI2	input	TCELL0:IMUX_B2
DRPAI3	input	TCELL0:IMUX_D2
DRPAO0	output	TCELL0:OUT_F0
DRPAO1	output	TCELL0:OUT_F1
DRPAO2	output	TCELL0:OUT_Q4
DRPAO3	output	TCELL0:OUT_F3
LOCK	output	TCELL0:OUT_Q0
PWD	input	TCELL0:IMUX_A4
RESETK	input	TCELL0:IMUX_CE0
RESETM	input	TCELL0:IMUX_LSR1
TCLKI	input	TCELL0:IMUX_B4
TESTOUT	output	TCELL0:OUT_Q1
UPLOCK	output	TCELL0:OUT_Q2

Bel wires

xp2 PLL_S bel wires
Wire	Pins
TCELL0:IMUX_A0	PLL.CLKI1
TCELL0:IMUX_A1	PLL.DFPAI0
TCELL0:IMUX_A2	PLL.DFPAI2
TCELL0:IMUX_A3	PLL.DPAMODE
TCELL0:IMUX_A4	PLL.PWD
TCELL0:IMUX_B0	PLL.CLKI0
TCELL0:IMUX_B1	PLL.DRPAI0
TCELL0:IMUX_B2	PLL.DRPAI2
TCELL0:IMUX_B4	PLL.TCLKI
TCELL0:IMUX_C1	PLL.DFPAI1
TCELL0:IMUX_C2	PLL.DFPAI3
TCELL0:IMUX_D1	PLL.DRPAI1
TCELL0:IMUX_D2	PLL.DRPAI3
TCELL0:IMUX_CLK0	PLL.CLKI2
TCELL0:IMUX_CLK1	PLL.CLKFB0
TCELL0:IMUX_LSR0	PLL.CNTRST
TCELL0:IMUX_LSR1	PLL.RESETM
TCELL0:IMUX_CE0	PLL.RESETK
TCELL0:OUT_F0	PLL.DRPAO0
TCELL0:OUT_F1	PLL.DRPAO1
TCELL0:OUT_F2	PLL.CLKOK
TCELL0:OUT_F3	PLL.DRPAO3
TCELL0:OUT_F4	PLL.DFPAO0
TCELL0:OUT_F5	PLL.CLKOP
TCELL0:OUT_F6	PLL.CLKOS
TCELL0:OUT_F7	PLL.DFPAO3
TCELL0:OUT_Q0	PLL.LOCK
TCELL0:OUT_Q1	PLL.TESTOUT
TCELL0:OUT_Q2	PLL.UPLOCK
TCELL0:OUT_Q3	PLL.DNLOCK
TCELL0:OUT_Q4	PLL.DRPAO2
TCELL0:OUT_Q5	PLL.DFPAO1
TCELL1:OUT_F6	PLL.DFPAO2
TCELL1:OUT_Q5	PLL.CLKOK2

Tile PLL_N

Cells: 2

Bel PLL

xp2 PLL_N bel PLL
Pin	Direction	Wires
CLKFB0	input	TCELL0:IMUX_CLK1
CLKI0	input	TCELL0:IMUX_B0
CLKI1	input	TCELL0:IMUX_A0
CLKI2	input	TCELL0:IMUX_CLK0
CLKOK	output	TCELL0:OUT_F2
CLKOK2	output	TCELL1:OUT_Q5
CLKOP	output	TCELL0:OUT_F5
CLKOS	output	TCELL0:OUT_F6
CNTRST	input	TCELL0:IMUX_LSR0
DFPAI0	input	TCELL0:IMUX_A1
DFPAI1	input	TCELL0:IMUX_C1
DFPAI2	input	TCELL0:IMUX_A2
DFPAI3	input	TCELL0:IMUX_C2
DFPAO0	output	TCELL0:OUT_F4
DFPAO1	output	TCELL0:OUT_Q5
DFPAO2	output	TCELL1:OUT_F6
DFPAO3	output	TCELL0:OUT_F7
DNLOCK	output	TCELL0:OUT_Q3
DPAMODE	input	TCELL0:IMUX_A3
DRPAI0	input	TCELL0:IMUX_B1
DRPAI1	input	TCELL0:IMUX_D1
DRPAI2	input	TCELL0:IMUX_B2
DRPAI3	input	TCELL0:IMUX_D2
DRPAO0	output	TCELL0:OUT_F0
DRPAO1	output	TCELL0:OUT_F1
DRPAO2	output	TCELL0:OUT_Q4
DRPAO3	output	TCELL0:OUT_F3
LOCK	output	TCELL0:OUT_Q0
PWD	input	TCELL0:IMUX_A4
RESETK	input	TCELL0:IMUX_CE0
RESETM	input	TCELL0:IMUX_LSR1
TCLKI	input	TCELL0:IMUX_B4
TESTOUT	output	TCELL0:OUT_Q1
UPLOCK	output	TCELL0:OUT_Q2

Bel wires

xp2 PLL_N bel wires
Wire	Pins
TCELL0:IMUX_A0	PLL.CLKI1
TCELL0:IMUX_A1	PLL.DFPAI0
TCELL0:IMUX_A2	PLL.DFPAI2
TCELL0:IMUX_A3	PLL.DPAMODE
TCELL0:IMUX_A4	PLL.PWD
TCELL0:IMUX_B0	PLL.CLKI0
TCELL0:IMUX_B1	PLL.DRPAI0
TCELL0:IMUX_B2	PLL.DRPAI2
TCELL0:IMUX_B4	PLL.TCLKI
TCELL0:IMUX_C1	PLL.DFPAI1
TCELL0:IMUX_C2	PLL.DFPAI3
TCELL0:IMUX_D1	PLL.DRPAI1
TCELL0:IMUX_D2	PLL.DRPAI3
TCELL0:IMUX_CLK0	PLL.CLKI2
TCELL0:IMUX_CLK1	PLL.CLKFB0
TCELL0:IMUX_LSR0	PLL.CNTRST
TCELL0:IMUX_LSR1	PLL.RESETM
TCELL0:IMUX_CE0	PLL.RESETK
TCELL0:OUT_F0	PLL.DRPAO0
TCELL0:OUT_F1	PLL.DRPAO1
TCELL0:OUT_F2	PLL.CLKOK
TCELL0:OUT_F3	PLL.DRPAO3
TCELL0:OUT_F4	PLL.DFPAO0
TCELL0:OUT_F5	PLL.CLKOP
TCELL0:OUT_F6	PLL.CLKOS
TCELL0:OUT_F7	PLL.DFPAO3
TCELL0:OUT_Q0	PLL.LOCK
TCELL0:OUT_Q1	PLL.TESTOUT
TCELL0:OUT_Q2	PLL.UPLOCK
TCELL0:OUT_Q3	PLL.DNLOCK
TCELL0:OUT_Q4	PLL.DRPAO2
TCELL0:OUT_Q5	PLL.DFPAO1
TCELL1:OUT_F6	PLL.DFPAO2
TCELL1:OUT_Q5	PLL.CLKOK2

Tile CLK_W

Cells: 1

Bel DQSDLL

xp2 CLK_W bel DQSDLL
Pin	Direction	Wires
CLK	input	IMUX_CLK0
LOCK	output	OUT_F4
RST	input	IMUX_B0
UDDCNTL	input	IMUX_A0

Bel CLKDIV

xp2 CLK_W bel CLKDIV
Pin	Direction	Wires
CDIV1	output	OUT_F0
CDIV2	output	OUT_F2
CDIV4	output	OUT_F1
CDIV8	output	OUT_F3
RELEASE	input	IMUX_CE0
RST	input	IMUX_LSR0

Bel wires

xp2 CLK_W bel wires
Wire	Pins
IMUX_A0	DQSDLL.UDDCNTL
IMUX_B0	DQSDLL.RST
IMUX_CLK0	DQSDLL.CLK
IMUX_LSR0	CLKDIV.RST
IMUX_CE0	CLKDIV.RELEASE
OUT_F0	CLKDIV.CDIV1
OUT_F1	CLKDIV.CDIV4
OUT_F2	CLKDIV.CDIV2
OUT_F3	CLKDIV.CDIV8
OUT_F4	DQSDLL.LOCK

Tile CLK_E

Cells: 2

Bel DQSDLL

xp2 CLK_E bel DQSDLL
Pin	Direction	Wires
CLK	input	TCELL0:IMUX_CLK0
LOCK	output	TCELL0:OUT_F4
RST	input	TCELL0:IMUX_B0
UDDCNTL	input	TCELL0:IMUX_A0

Bel CLKDIV

xp2 CLK_E bel CLKDIV
Pin	Direction	Wires
CDIV1	output	TCELL0:OUT_F0
CDIV2	output	TCELL0:OUT_F2
CDIV4	output	TCELL0:OUT_F1
CDIV8	output	TCELL0:OUT_F3
RELEASE	input	TCELL0:IMUX_CE0
RST	input	TCELL0:IMUX_LSR0

Bel START

xp2 CLK_E bel START
Pin	Direction	Wires
STARTCLK	input	TCELL0:IMUX_CLK1

Bel GSR

xp2 CLK_E bel GSR
Pin	Direction	Wires
CLK	input	TCELL1:IMUX_CLK1
GSR	input	TCELL0:IMUX_D0

Bel SSPI

xp2 CLK_E bel SSPI
Pin	Direction	Wires
CLK	input	TCELL0:IMUX_C2
CS	input	TCELL0:IMUX_D2
SI	input	TCELL0:IMUX_B1
SO	output	TCELL0:OUT_Q1

Bel WAKEUP

xp2 CLK_E bel WAKEUP
Pin	Direction	Wires
USRGOE	input	TCELL0:IMUX_C0

Bel STF

xp2 CLK_E bel STF
Pin	Direction	Wires
STOREN	input	TCELL0:IMUX_A1
UFMBUSYN	output	TCELL0:OUT_F5
UFMFAIL	output	TCELL0:OUT_Q0

Bel wires

xp2 CLK_E bel wires
Wire	Pins
TCELL0:IMUX_A0	DQSDLL.UDDCNTL
TCELL0:IMUX_A1	STF.STOREN
TCELL0:IMUX_B0	DQSDLL.RST
TCELL0:IMUX_B1	SSPI.SI
TCELL0:IMUX_C0	WAKEUP.USRGOE
TCELL0:IMUX_C2	SSPI.CLK
TCELL0:IMUX_D0	GSR.GSR
TCELL0:IMUX_D2	SSPI.CS
TCELL0:IMUX_CLK0	DQSDLL.CLK
TCELL0:IMUX_CLK1	START.STARTCLK
TCELL0:IMUX_LSR0	CLKDIV.RST
TCELL0:IMUX_CE0	CLKDIV.RELEASE
TCELL0:OUT_F0	CLKDIV.CDIV1
TCELL0:OUT_F1	CLKDIV.CDIV4
TCELL0:OUT_F2	CLKDIV.CDIV2
TCELL0:OUT_F3	CLKDIV.CDIV8
TCELL0:OUT_F4	DQSDLL.LOCK
TCELL0:OUT_F5	STF.UFMBUSYN
TCELL0:OUT_Q0	STF.UFMFAIL
TCELL0:OUT_Q1	SSPI.SO
TCELL1:IMUX_CLK1	GSR.CLK