Input / Output

Tile IO_S4

Cells: 4

Bel IO0

crosslink IO_S4 bel IO0
Pin	Direction	Wires
CE	input	TCELL0:IMUX_CE0
CFLAG	output	TCELL0:OUT_Q1
CLK	input	TCELL0:IMUX_CLK0
DI	output	TCELL0:OUT_Q5
DIRECTION	input	TCELL0:IMUX_A0
HSSEL	input	TCELL0:IMUX_A4
INFF	output	TCELL0:OUT_Q0
LOADN	input	TCELL0:IMUX_C6
LSR	input	TCELL0:IMUX_LSR0
MOVE	input	TCELL0:IMUX_A6
RXDATA0	output	TCELL0:OUT_F0
RXDATA1	output	TCELL0:OUT_F1
RXDATA10	output	TCELL1:OUT_F2
RXDATA11	output	TCELL1:OUT_F3
RXDATA12	output	TCELL1:OUT_F4
RXDATA13	output	TCELL1:OUT_F5
RXDATA14	output	TCELL1:OUT_F6
RXDATA15	output	TCELL1:OUT_F7
RXDATA2	output	TCELL0:OUT_F2
RXDATA3	output	TCELL0:OUT_F3
RXDATA4	output	TCELL0:OUT_F4
RXDATA5	output	TCELL0:OUT_F5
RXDATA6	output	TCELL0:OUT_F6
RXDATA7	output	TCELL0:OUT_F7
RXDATA8	output	TCELL1:OUT_F0
RXDATA9	output	TCELL1:OUT_F1
SLIP	input	TCELL0:IMUX_C0
TSDATA	input	TCELL0:IMUX_C4
TXDATA0	input	TCELL0:IMUX_D0
TXDATA1	input	TCELL0:IMUX_B0
TXDATA10	input	TCELL1:IMUX_D2
TXDATA11	input	TCELL1:IMUX_B2
TXDATA12	input	TCELL1:IMUX_D4
TXDATA13	input	TCELL1:IMUX_B4
TXDATA14	input	TCELL1:IMUX_D6
TXDATA15	input	TCELL1:IMUX_B6
TXDATA2	input	TCELL0:IMUX_D2
TXDATA3	input	TCELL0:IMUX_B2
TXDATA4	input	TCELL0:IMUX_D4
TXDATA5	input	TCELL0:IMUX_B4
TXDATA6	input	TCELL0:IMUX_D6
TXDATA7	input	TCELL0:IMUX_B6
TXDATA8	input	TCELL1:IMUX_D0
TXDATA9	input	TCELL1:IMUX_B0

Bel IO1

crosslink IO_S4 bel IO1
Pin	Direction	Wires
CE	input	TCELL1:IMUX_CE0
CFLAG	output	TCELL1:OUT_Q1
CLK	input	TCELL1:IMUX_CLK0
DI	output	TCELL1:OUT_Q5
DIRECTION	input	TCELL1:IMUX_A0
INFF	output	TCELL1:OUT_Q0
LOADN	input	TCELL1:IMUX_C6
LSR	input	TCELL1:IMUX_LSR0
MOVE	input	TCELL1:IMUX_A6
RXDATA0	output	TCELL1:OUT_F0
RXDATA1	output	TCELL1:OUT_F1
RXDATA2	output	TCELL1:OUT_F2
RXDATA3	output	TCELL1:OUT_F3
RXDATA4	output	TCELL1:OUT_F4
RXDATA5	output	TCELL1:OUT_F5
RXDATA6	output	TCELL1:OUT_F6
RXDATA7	output	TCELL1:OUT_F7
SLIP	input	TCELL1:IMUX_C0
TSDATA	input	TCELL1:IMUX_C4
TXDATA0	input	TCELL1:IMUX_D0
TXDATA1	input	TCELL1:IMUX_B0
TXDATA2	input	TCELL1:IMUX_D2
TXDATA3	input	TCELL1:IMUX_B2
TXDATA4	input	TCELL1:IMUX_D4
TXDATA5	input	TCELL1:IMUX_B4
TXDATA6	input	TCELL1:IMUX_D6
TXDATA7	input	TCELL1:IMUX_B6

Bel IO2

crosslink IO_S4 bel IO2
Pin	Direction	Wires
CE	input	TCELL2:IMUX_CE0
CFLAG	output	TCELL2:OUT_Q1
CLK	input	TCELL2:IMUX_CLK0
DI	output	TCELL2:OUT_Q5
DIRECTION	input	TCELL2:IMUX_A0
HSSEL	input	TCELL2:IMUX_A4
INFF	output	TCELL2:OUT_Q0
LOADN	input	TCELL2:IMUX_C6
LSR	input	TCELL2:IMUX_LSR0
MOVE	input	TCELL2:IMUX_A6
RXDATA0	output	TCELL2:OUT_F0
RXDATA1	output	TCELL2:OUT_F1
RXDATA10	output	TCELL3:OUT_F2
RXDATA11	output	TCELL3:OUT_F3
RXDATA12	output	TCELL3:OUT_F4
RXDATA13	output	TCELL3:OUT_F5
RXDATA14	output	TCELL3:OUT_F6
RXDATA15	output	TCELL3:OUT_F7
RXDATA2	output	TCELL2:OUT_F2
RXDATA3	output	TCELL2:OUT_F3
RXDATA4	output	TCELL2:OUT_F4
RXDATA5	output	TCELL2:OUT_F5
RXDATA6	output	TCELL2:OUT_F6
RXDATA7	output	TCELL2:OUT_F7
RXDATA8	output	TCELL3:OUT_F0
RXDATA9	output	TCELL3:OUT_F1
SLIP	input	TCELL2:IMUX_C0
TSDATA	input	TCELL2:IMUX_C4
TXDATA0	input	TCELL2:IMUX_D0
TXDATA1	input	TCELL2:IMUX_B0
TXDATA10	input	TCELL3:IMUX_D2
TXDATA11	input	TCELL3:IMUX_B2
TXDATA12	input	TCELL3:IMUX_D4
TXDATA13	input	TCELL3:IMUX_B4
TXDATA14	input	TCELL3:IMUX_D6
TXDATA15	input	TCELL3:IMUX_B6
TXDATA2	input	TCELL2:IMUX_D2
TXDATA3	input	TCELL2:IMUX_B2
TXDATA4	input	TCELL2:IMUX_D4
TXDATA5	input	TCELL2:IMUX_B4
TXDATA6	input	TCELL2:IMUX_D6
TXDATA7	input	TCELL2:IMUX_B6
TXDATA8	input	TCELL3:IMUX_D0
TXDATA9	input	TCELL3:IMUX_B0

Bel IO3

crosslink IO_S4 bel IO3
Pin	Direction	Wires
CE	input	TCELL3:IMUX_CE0
CFLAG	output	TCELL3:OUT_Q1
CLK	input	TCELL3:IMUX_CLK0
DI	output	TCELL3:OUT_Q5
DIRECTION	input	TCELL3:IMUX_A0
INFF	output	TCELL3:OUT_Q0
LOADN	input	TCELL3:IMUX_C6
LSR	input	TCELL3:IMUX_LSR0
MOVE	input	TCELL3:IMUX_A6
RXDATA0	output	TCELL3:OUT_F0
RXDATA1	output	TCELL3:OUT_F1
RXDATA2	output	TCELL3:OUT_F2
RXDATA3	output	TCELL3:OUT_F3
RXDATA4	output	TCELL3:OUT_F4
RXDATA5	output	TCELL3:OUT_F5
RXDATA6	output	TCELL3:OUT_F6
RXDATA7	output	TCELL3:OUT_F7
SLIP	input	TCELL3:IMUX_C0
TSDATA	input	TCELL3:IMUX_C4
TXDATA0	input	TCELL3:IMUX_D0
TXDATA1	input	TCELL3:IMUX_B0
TXDATA2	input	TCELL3:IMUX_D2
TXDATA3	input	TCELL3:IMUX_B2
TXDATA4	input	TCELL3:IMUX_D4
TXDATA5	input	TCELL3:IMUX_B4
TXDATA6	input	TCELL3:IMUX_D6
TXDATA7	input	TCELL3:IMUX_B6

Bel wires

crosslink IO_S4 bel wires
Wire	Pins
TCELL0:IMUX_A0	IO0.DIRECTION
TCELL0:IMUX_A4	IO0.HSSEL
TCELL0:IMUX_A6	IO0.MOVE
TCELL0:IMUX_B0	IO0.TXDATA1
TCELL0:IMUX_B2	IO0.TXDATA3
TCELL0:IMUX_B4	IO0.TXDATA5
TCELL0:IMUX_B6	IO0.TXDATA7
TCELL0:IMUX_C0	IO0.SLIP
TCELL0:IMUX_C4	IO0.TSDATA
TCELL0:IMUX_C6	IO0.LOADN
TCELL0:IMUX_D0	IO0.TXDATA0
TCELL0:IMUX_D2	IO0.TXDATA2
TCELL0:IMUX_D4	IO0.TXDATA4
TCELL0:IMUX_D6	IO0.TXDATA6
TCELL0:IMUX_CLK0	IO0.CLK
TCELL0:IMUX_LSR0	IO0.LSR
TCELL0:IMUX_CE0	IO0.CE
TCELL0:OUT_F0	IO0.RXDATA0
TCELL0:OUT_F1	IO0.RXDATA1
TCELL0:OUT_F2	IO0.RXDATA2
TCELL0:OUT_F3	IO0.RXDATA3
TCELL0:OUT_F4	IO0.RXDATA4
TCELL0:OUT_F5	IO0.RXDATA5
TCELL0:OUT_F6	IO0.RXDATA6
TCELL0:OUT_F7	IO0.RXDATA7
TCELL0:OUT_Q0	IO0.INFF
TCELL0:OUT_Q1	IO0.CFLAG
TCELL0:OUT_Q5	IO0.DI
TCELL1:IMUX_A0	IO1.DIRECTION
TCELL1:IMUX_A6	IO1.MOVE
TCELL1:IMUX_B0	IO0.TXDATA9, IO1.TXDATA1
TCELL1:IMUX_B2	IO0.TXDATA11, IO1.TXDATA3
TCELL1:IMUX_B4	IO0.TXDATA13, IO1.TXDATA5
TCELL1:IMUX_B6	IO0.TXDATA15, IO1.TXDATA7
TCELL1:IMUX_C0	IO1.SLIP
TCELL1:IMUX_C4	IO1.TSDATA
TCELL1:IMUX_C6	IO1.LOADN
TCELL1:IMUX_D0	IO0.TXDATA8, IO1.TXDATA0
TCELL1:IMUX_D2	IO0.TXDATA10, IO1.TXDATA2
TCELL1:IMUX_D4	IO0.TXDATA12, IO1.TXDATA4
TCELL1:IMUX_D6	IO0.TXDATA14, IO1.TXDATA6
TCELL1:IMUX_CLK0	IO1.CLK
TCELL1:IMUX_LSR0	IO1.LSR
TCELL1:IMUX_CE0	IO1.CE
TCELL1:OUT_F0	IO0.RXDATA8, IO1.RXDATA0
TCELL1:OUT_F1	IO0.RXDATA9, IO1.RXDATA1
TCELL1:OUT_F2	IO0.RXDATA10, IO1.RXDATA2
TCELL1:OUT_F3	IO0.RXDATA11, IO1.RXDATA3
TCELL1:OUT_F4	IO0.RXDATA12, IO1.RXDATA4
TCELL1:OUT_F5	IO0.RXDATA13, IO1.RXDATA5
TCELL1:OUT_F6	IO0.RXDATA14, IO1.RXDATA6
TCELL1:OUT_F7	IO0.RXDATA15, IO1.RXDATA7
TCELL1:OUT_Q0	IO1.INFF
TCELL1:OUT_Q1	IO1.CFLAG
TCELL1:OUT_Q5	IO1.DI
TCELL2:IMUX_A0	IO2.DIRECTION
TCELL2:IMUX_A4	IO2.HSSEL
TCELL2:IMUX_A6	IO2.MOVE
TCELL2:IMUX_B0	IO2.TXDATA1
TCELL2:IMUX_B2	IO2.TXDATA3
TCELL2:IMUX_B4	IO2.TXDATA5
TCELL2:IMUX_B6	IO2.TXDATA7
TCELL2:IMUX_C0	IO2.SLIP
TCELL2:IMUX_C4	IO2.TSDATA
TCELL2:IMUX_C6	IO2.LOADN
TCELL2:IMUX_D0	IO2.TXDATA0
TCELL2:IMUX_D2	IO2.TXDATA2
TCELL2:IMUX_D4	IO2.TXDATA4
TCELL2:IMUX_D6	IO2.TXDATA6
TCELL2:IMUX_CLK0	IO2.CLK
TCELL2:IMUX_LSR0	IO2.LSR
TCELL2:IMUX_CE0	IO2.CE
TCELL2:OUT_F0	IO2.RXDATA0
TCELL2:OUT_F1	IO2.RXDATA1
TCELL2:OUT_F2	IO2.RXDATA2
TCELL2:OUT_F3	IO2.RXDATA3
TCELL2:OUT_F4	IO2.RXDATA4
TCELL2:OUT_F5	IO2.RXDATA5
TCELL2:OUT_F6	IO2.RXDATA6
TCELL2:OUT_F7	IO2.RXDATA7
TCELL2:OUT_Q0	IO2.INFF
TCELL2:OUT_Q1	IO2.CFLAG
TCELL2:OUT_Q5	IO2.DI
TCELL3:IMUX_A0	IO3.DIRECTION
TCELL3:IMUX_A6	IO3.MOVE
TCELL3:IMUX_B0	IO2.TXDATA9, IO3.TXDATA1
TCELL3:IMUX_B2	IO2.TXDATA11, IO3.TXDATA3
TCELL3:IMUX_B4	IO2.TXDATA13, IO3.TXDATA5
TCELL3:IMUX_B6	IO2.TXDATA15, IO3.TXDATA7
TCELL3:IMUX_C0	IO3.SLIP
TCELL3:IMUX_C4	IO3.TSDATA
TCELL3:IMUX_C6	IO3.LOADN
TCELL3:IMUX_D0	IO2.TXDATA8, IO3.TXDATA0
TCELL3:IMUX_D2	IO2.TXDATA10, IO3.TXDATA2
TCELL3:IMUX_D4	IO2.TXDATA12, IO3.TXDATA4
TCELL3:IMUX_D6	IO2.TXDATA14, IO3.TXDATA6
TCELL3:IMUX_CLK0	IO3.CLK
TCELL3:IMUX_LSR0	IO3.LSR
TCELL3:IMUX_CE0	IO3.CE
TCELL3:OUT_F0	IO2.RXDATA8, IO3.RXDATA0
TCELL3:OUT_F1	IO2.RXDATA9, IO3.RXDATA1
TCELL3:OUT_F2	IO2.RXDATA10, IO3.RXDATA2
TCELL3:OUT_F3	IO2.RXDATA11, IO3.RXDATA3
TCELL3:OUT_F4	IO2.RXDATA12, IO3.RXDATA4
TCELL3:OUT_F5	IO2.RXDATA13, IO3.RXDATA5
TCELL3:OUT_F6	IO2.RXDATA14, IO3.RXDATA6
TCELL3:OUT_F7	IO2.RXDATA15, IO3.RXDATA7
TCELL3:OUT_Q0	IO3.INFF
TCELL3:OUT_Q1	IO3.CFLAG
TCELL3:OUT_Q5	IO3.DI

Tile IO_S1A

Cells: 1

Bel IO0

crosslink IO_S1A bel IO0
Pin	Direction	Wires
CE	input	IMUX_CE0
CLK	input	IMUX_CLK0
DI	output	OUT_Q5
INFF	output	OUT_F1
LSR	input	IMUX_LSR0
TSDATA	input	IMUX_B0
TXDATA0	input	IMUX_A3

Bel wires

crosslink IO_S1A bel wires
Wire	Pins
IMUX_A3	IO0.TXDATA0
IMUX_B0	IO0.TSDATA
IMUX_CLK0	IO0.CLK
IMUX_LSR0	IO0.LSR
IMUX_CE0	IO0.CE
OUT_F1	IO0.INFF
OUT_Q5	IO0.DI

Tile IO_S1B

Cells: 1

Bel IO0

crosslink IO_S1B bel IO0
Pin	Direction	Wires
CE	input	IMUX_CE0
CLK	input	IMUX_CLK0
DI	output	OUT_F5
INFF	output	OUT_F1
LSR	input	IMUX_LSR0
TSDATA	input	IMUX_B0
TXDATA0	input	IMUX_A0

Bel wires

crosslink IO_S1B bel wires
Wire	Pins
IMUX_A0	IO0.TXDATA0
IMUX_B0	IO0.TSDATA
IMUX_CLK0	IO0.CLK
IMUX_LSR0	IO0.LSR
IMUX_CE0	IO0.CE
OUT_F1	IO0.INFF
OUT_F5	IO0.DI

Tile BC

Cells: 1

Bel DDRDLL

crosslink BC bel DDRDLL
Pin	Direction	Wires
CLK	input	IMUX_CLK0
DCNTL0	output	OUT_F0
DCNTL1	output	OUT_F1
DCNTL2	output	OUT_F2
DCNTL3	output	OUT_F3
DCNTL4	output	OUT_F4
DCNTL5	output	OUT_F5
DCNTL6	output	OUT_F6
DCNTL7	output	OUT_F7
DIVOSC	output	OUT_Q1
FREEZE	input	IMUX_A0
LOCK	output	OUT_Q0
RST	input	IMUX_LSR0
UDDCNTLN	input	IMUX_B0

Bel BCINRD

crosslink BC bel BCINRD
Pin	Direction	Wires
INRDENI	input	IMUX_B4

Bel BCLVDSO

crosslink BC bel BCLVDSO
Pin	Direction	Wires
LVDSENI	input	IMUX_A4

Bel wires

crosslink BC bel wires
Wire	Pins
IMUX_A0	DDRDLL.FREEZE
IMUX_A4	BCLVDSO.LVDSENI
IMUX_B0	DDRDLL.UDDCNTLN
IMUX_B4	BCINRD.INRDENI
IMUX_CLK0	DDRDLL.CLK
IMUX_LSR0	DDRDLL.RST
OUT_F0	DDRDLL.DCNTL0
OUT_F1	DDRDLL.DCNTL1
OUT_F2	DDRDLL.DCNTL2
OUT_F3	DDRDLL.DCNTL3
OUT_F4	DDRDLL.DCNTL4
OUT_F5	DDRDLL.DCNTL5
OUT_F6	DDRDLL.DCNTL6
OUT_F7	DDRDLL.DCNTL7
OUT_Q0	DDRDLL.LOCK
OUT_Q1	DDRDLL.DIVOSC

Keyboard shortcuts

Project Combine