Phase-Locked Loops

Tile PLL_SW

Cells: 4

Bel PLL0

ecp4 PLL_SW bel PLL0
Pin	Direction	Wires
CLKFB2	input	TCELL3:IMUX_CLK1_DELAY
CLKOP	output	TCELL3:OUT_F0
CLKOS	output	TCELL3:OUT_F2
CLKOS2	output	TCELL3:OUT_F4
CLKOS3	output	TCELL3:OUT_F6
ENCLKOP	input	TCELL3:IMUX_D2
ENCLKOS	input	TCELL3:IMUX_A3
ENCLKOS2	input	TCELL3:IMUX_B3
ENCLKOS3	input	TCELL3:IMUX_C3
INTLOCK	output	TCELL3:OUT_Q4
LOCK	output	TCELL3:OUT_Q2
PHASEDIR	input	TCELL3:IMUX_D4
PHASELOADREG	input	TCELL3:IMUX_D3
PHASESEL0	input	TCELL3:IMUX_B4
PHASESEL1	input	TCELL3:IMUX_A4
PHASESRCSTAT	output	TCELL3:OUT_Q6
PHASESTEP	input	TCELL3:IMUX_C4
PLLWAKESYNC	input	TCELL3:IMUX_C2
REFCLK	output	TCELL3:OUT_Q0
RST	input	TCELL3:IMUX_B1
SMIAD	input	TCELL2:IMUX_A4
SMICLK	input	TCELL2:IMUX_CLK1_DELAY
SMIRD	input	TCELL2:IMUX_B4
SMIRDATA	output	TCELL2:OUT_F0
SMIRSTN	input	TCELL2:IMUX_A5
SMIWDATA	input	TCELL2:IMUX_D4
SMIWR	input	TCELL2:IMUX_C4
STDBY	input	TCELL3:IMUX_LSR0

Bel PLL1

ecp4 PLL_SW bel PLL1
Pin	Direction	Wires
CLKFB2	input	TCELL1:IMUX_CLK1_DELAY
CLKOP	output	TCELL1:OUT_F0
CLKOS	output	TCELL1:OUT_F2
CLKOS2	output	TCELL1:OUT_F4
CLKOS3	output	TCELL1:OUT_F6
ENCLKOP	input	TCELL1:IMUX_D2
ENCLKOS	input	TCELL1:IMUX_A3
ENCLKOS2	input	TCELL1:IMUX_B3
ENCLKOS3	input	TCELL1:IMUX_C3
INTLOCK	output	TCELL1:OUT_Q4
LOCK	output	TCELL1:OUT_Q2
PHASEDIR	input	TCELL1:IMUX_D4
PHASELOADREG	input	TCELL1:IMUX_D3
PHASESEL0	input	TCELL1:IMUX_B4
PHASESEL1	input	TCELL1:IMUX_A4
PHASESRCSTAT	output	TCELL1:OUT_Q6
PHASESTEP	input	TCELL1:IMUX_C4
PLLWAKESYNC	input	TCELL1:IMUX_C2
REFCLK	output	TCELL1:OUT_Q0
RST	input	TCELL1:IMUX_B1
SMIAD	input	TCELL0:IMUX_A4
SMICLK	input	TCELL0:IMUX_CLK1_DELAY
SMIRD	input	TCELL0:IMUX_B4
SMIRDATA	output	TCELL0:OUT_F0
SMIRSTN	input	TCELL0:IMUX_A5
SMIWDATA	input	TCELL0:IMUX_D4
SMIWR	input	TCELL0:IMUX_C4
STDBY	input	TCELL1:IMUX_LSR0

Bel PLLREFCS0

ecp4 PLL_SW bel PLLREFCS0
Pin	Direction	Wires
REFCLK0_2	input	TCELL3:IMUX_A0
REFCLK0_3	input	TCELL3:IMUX_CLK0_DELAY
REFCLK1_2	input	TCELL2:IMUX_A0
REFCLK1_3	input	TCELL2:IMUX_CLK0_DELAY
SEL	input	TCELL3:IMUX_B2

Bel PLLREFCS1

ecp4 PLL_SW bel PLLREFCS1
Pin	Direction	Wires
REFCLK0_2	input	TCELL1:IMUX_A0
REFCLK0_3	input	TCELL1:IMUX_CLK0_DELAY
REFCLK1_2	input	TCELL0:IMUX_A0
REFCLK1_3	input	TCELL0:IMUX_CLK0_DELAY
SEL	input	TCELL1:IMUX_B2

Bel wires

ecp4 PLL_SW bel wires
Wire	Pins
TCELL0:IMUX_A0	PLLREFCS1.REFCLK1_2
TCELL0:IMUX_A4	PLL1.SMIAD
TCELL0:IMUX_A5	PLL1.SMIRSTN
TCELL0:IMUX_B4	PLL1.SMIRD
TCELL0:IMUX_C4	PLL1.SMIWR
TCELL0:IMUX_D4	PLL1.SMIWDATA
TCELL0:IMUX_CLK0_DELAY	PLLREFCS1.REFCLK1_3
TCELL0:IMUX_CLK1_DELAY	PLL1.SMICLK
TCELL0:OUT_F0	PLL1.SMIRDATA
TCELL1:IMUX_A0	PLLREFCS1.REFCLK0_2
TCELL1:IMUX_A3	PLL1.ENCLKOS
TCELL1:IMUX_A4	PLL1.PHASESEL1
TCELL1:IMUX_B1	PLL1.RST
TCELL1:IMUX_B2	PLLREFCS1.SEL
TCELL1:IMUX_B3	PLL1.ENCLKOS2
TCELL1:IMUX_B4	PLL1.PHASESEL0
TCELL1:IMUX_C2	PLL1.PLLWAKESYNC
TCELL1:IMUX_C3	PLL1.ENCLKOS3
TCELL1:IMUX_C4	PLL1.PHASESTEP
TCELL1:IMUX_D2	PLL1.ENCLKOP
TCELL1:IMUX_D3	PLL1.PHASELOADREG
TCELL1:IMUX_D4	PLL1.PHASEDIR
TCELL1:IMUX_LSR0	PLL1.STDBY
TCELL1:IMUX_CLK0_DELAY	PLLREFCS1.REFCLK0_3
TCELL1:IMUX_CLK1_DELAY	PLL1.CLKFB2
TCELL1:OUT_F0	PLL1.CLKOP
TCELL1:OUT_F2	PLL1.CLKOS
TCELL1:OUT_F4	PLL1.CLKOS2
TCELL1:OUT_F6	PLL1.CLKOS3
TCELL1:OUT_Q0	PLL1.REFCLK
TCELL1:OUT_Q2	PLL1.LOCK
TCELL1:OUT_Q4	PLL1.INTLOCK
TCELL1:OUT_Q6	PLL1.PHASESRCSTAT
TCELL2:IMUX_A0	PLLREFCS0.REFCLK1_2
TCELL2:IMUX_A4	PLL0.SMIAD
TCELL2:IMUX_A5	PLL0.SMIRSTN
TCELL2:IMUX_B4	PLL0.SMIRD
TCELL2:IMUX_C4	PLL0.SMIWR
TCELL2:IMUX_D4	PLL0.SMIWDATA
TCELL2:IMUX_CLK0_DELAY	PLLREFCS0.REFCLK1_3
TCELL2:IMUX_CLK1_DELAY	PLL0.SMICLK
TCELL2:OUT_F0	PLL0.SMIRDATA
TCELL3:IMUX_A0	PLLREFCS0.REFCLK0_2
TCELL3:IMUX_A3	PLL0.ENCLKOS
TCELL3:IMUX_A4	PLL0.PHASESEL1
TCELL3:IMUX_B1	PLL0.RST
TCELL3:IMUX_B2	PLLREFCS0.SEL
TCELL3:IMUX_B3	PLL0.ENCLKOS2
TCELL3:IMUX_B4	PLL0.PHASESEL0
TCELL3:IMUX_C2	PLL0.PLLWAKESYNC
TCELL3:IMUX_C3	PLL0.ENCLKOS3
TCELL3:IMUX_C4	PLL0.PHASESTEP
TCELL3:IMUX_D2	PLL0.ENCLKOP
TCELL3:IMUX_D3	PLL0.PHASELOADREG
TCELL3:IMUX_D4	PLL0.PHASEDIR
TCELL3:IMUX_LSR0	PLL0.STDBY
TCELL3:IMUX_CLK0_DELAY	PLLREFCS0.REFCLK0_3
TCELL3:IMUX_CLK1_DELAY	PLL0.CLKFB2
TCELL3:OUT_F0	PLL0.CLKOP
TCELL3:OUT_F2	PLL0.CLKOS
TCELL3:OUT_F4	PLL0.CLKOS2
TCELL3:OUT_F6	PLL0.CLKOS3
TCELL3:OUT_Q0	PLL0.REFCLK
TCELL3:OUT_Q2	PLL0.LOCK
TCELL3:OUT_Q4	PLL0.INTLOCK
TCELL3:OUT_Q6	PLL0.PHASESRCSTAT

Tile PLL_SE

Cells: 4

Bel PLL0

ecp4 PLL_SE bel PLL0
Pin	Direction	Wires
CLKFB2	input	TCELL3:IMUX_CLK1_DELAY
CLKOP	output	TCELL3:OUT_F0
CLKOS	output	TCELL3:OUT_F2
CLKOS2	output	TCELL3:OUT_F4
CLKOS3	output	TCELL3:OUT_F6
ENCLKOP	input	TCELL3:IMUX_D2
ENCLKOS	input	TCELL3:IMUX_A3
ENCLKOS2	input	TCELL3:IMUX_B3
ENCLKOS3	input	TCELL3:IMUX_C3
INTLOCK	output	TCELL3:OUT_Q4
LOCK	output	TCELL3:OUT_Q2
PHASEDIR	input	TCELL3:IMUX_D4
PHASELOADREG	input	TCELL3:IMUX_D3
PHASESEL0	input	TCELL3:IMUX_B4
PHASESEL1	input	TCELL3:IMUX_A4
PHASESRCSTAT	output	TCELL3:OUT_Q6
PHASESTEP	input	TCELL3:IMUX_C4
PLLWAKESYNC	input	TCELL3:IMUX_C2
REFCLK	output	TCELL3:OUT_Q0
RST	input	TCELL3:IMUX_B1
SMIAD	input	TCELL2:IMUX_A4
SMICLK	input	TCELL2:IMUX_CLK1_DELAY
SMIRD	input	TCELL2:IMUX_B4
SMIRDATA	output	TCELL2:OUT_F0
SMIRSTN	input	TCELL2:IMUX_A5
SMIWDATA	input	TCELL2:IMUX_D4
SMIWR	input	TCELL2:IMUX_C4
STDBY	input	TCELL3:IMUX_LSR0

Bel PLL1

ecp4 PLL_SE bel PLL1
Pin	Direction	Wires
CLKFB2	input	TCELL0:IMUX_CLK1_DELAY
CLKOP	output	TCELL0:OUT_F0
CLKOS	output	TCELL0:OUT_F2
CLKOS2	output	TCELL0:OUT_F4
CLKOS3	output	TCELL0:OUT_F6
ENCLKOP	input	TCELL0:IMUX_D2
ENCLKOS	input	TCELL0:IMUX_A3
ENCLKOS2	input	TCELL0:IMUX_B3
ENCLKOS3	input	TCELL0:IMUX_C3
INTLOCK	output	TCELL0:OUT_Q4
LOCK	output	TCELL0:OUT_Q2
PHASEDIR	input	TCELL0:IMUX_D4
PHASELOADREG	input	TCELL0:IMUX_D3
PHASESEL0	input	TCELL0:IMUX_B4
PHASESEL1	input	TCELL0:IMUX_A4
PHASESRCSTAT	output	TCELL0:OUT_Q6
PHASESTEP	input	TCELL0:IMUX_C4
PLLWAKESYNC	input	TCELL0:IMUX_C2
REFCLK	output	TCELL0:OUT_Q0
RST	input	TCELL0:IMUX_B1
SMIAD	input	TCELL1:IMUX_A4
SMICLK	input	TCELL1:IMUX_CLK1_DELAY
SMIRD	input	TCELL1:IMUX_B4
SMIRDATA	output	TCELL1:OUT_F0
SMIRSTN	input	TCELL1:IMUX_A5
SMIWDATA	input	TCELL1:IMUX_D4
SMIWR	input	TCELL1:IMUX_C4
STDBY	input	TCELL0:IMUX_LSR0

Bel PLLREFCS0

ecp4 PLL_SE bel PLLREFCS0
Pin	Direction	Wires
REFCLK0_2	input	TCELL3:IMUX_A0
REFCLK0_3	input	TCELL3:IMUX_CLK0_DELAY
REFCLK1_2	input	TCELL2:IMUX_A0
REFCLK1_3	input	TCELL2:IMUX_CLK0_DELAY
SEL	input	TCELL3:IMUX_B2

Bel PLLREFCS1

ecp4 PLL_SE bel PLLREFCS1
Pin	Direction	Wires
REFCLK0_2	input	TCELL0:IMUX_A0
REFCLK0_3	input	TCELL0:IMUX_CLK0_DELAY
REFCLK1_2	input	TCELL1:IMUX_A0
REFCLK1_3	input	TCELL1:IMUX_CLK0_DELAY
SEL	input	TCELL0:IMUX_B2

Bel wires

ecp4 PLL_SE bel wires
Wire	Pins
TCELL0:IMUX_A0	PLLREFCS1.REFCLK0_2
TCELL0:IMUX_A3	PLL1.ENCLKOS
TCELL0:IMUX_A4	PLL1.PHASESEL1
TCELL0:IMUX_B1	PLL1.RST
TCELL0:IMUX_B2	PLLREFCS1.SEL
TCELL0:IMUX_B3	PLL1.ENCLKOS2
TCELL0:IMUX_B4	PLL1.PHASESEL0
TCELL0:IMUX_C2	PLL1.PLLWAKESYNC
TCELL0:IMUX_C3	PLL1.ENCLKOS3
TCELL0:IMUX_C4	PLL1.PHASESTEP
TCELL0:IMUX_D2	PLL1.ENCLKOP
TCELL0:IMUX_D3	PLL1.PHASELOADREG
TCELL0:IMUX_D4	PLL1.PHASEDIR
TCELL0:IMUX_LSR0	PLL1.STDBY
TCELL0:IMUX_CLK0_DELAY	PLLREFCS1.REFCLK0_3
TCELL0:IMUX_CLK1_DELAY	PLL1.CLKFB2
TCELL0:OUT_F0	PLL1.CLKOP
TCELL0:OUT_F2	PLL1.CLKOS
TCELL0:OUT_F4	PLL1.CLKOS2
TCELL0:OUT_F6	PLL1.CLKOS3
TCELL0:OUT_Q0	PLL1.REFCLK
TCELL0:OUT_Q2	PLL1.LOCK
TCELL0:OUT_Q4	PLL1.INTLOCK
TCELL0:OUT_Q6	PLL1.PHASESRCSTAT
TCELL1:IMUX_A0	PLLREFCS1.REFCLK1_2
TCELL1:IMUX_A4	PLL1.SMIAD
TCELL1:IMUX_A5	PLL1.SMIRSTN
TCELL1:IMUX_B4	PLL1.SMIRD
TCELL1:IMUX_C4	PLL1.SMIWR
TCELL1:IMUX_D4	PLL1.SMIWDATA
TCELL1:IMUX_CLK0_DELAY	PLLREFCS1.REFCLK1_3
TCELL1:IMUX_CLK1_DELAY	PLL1.SMICLK
TCELL1:OUT_F0	PLL1.SMIRDATA
TCELL2:IMUX_A0	PLLREFCS0.REFCLK1_2
TCELL2:IMUX_A4	PLL0.SMIAD
TCELL2:IMUX_A5	PLL0.SMIRSTN
TCELL2:IMUX_B4	PLL0.SMIRD
TCELL2:IMUX_C4	PLL0.SMIWR
TCELL2:IMUX_D4	PLL0.SMIWDATA
TCELL2:IMUX_CLK0_DELAY	PLLREFCS0.REFCLK1_3
TCELL2:IMUX_CLK1_DELAY	PLL0.SMICLK
TCELL2:OUT_F0	PLL0.SMIRDATA
TCELL3:IMUX_A0	PLLREFCS0.REFCLK0_2
TCELL3:IMUX_A3	PLL0.ENCLKOS
TCELL3:IMUX_A4	PLL0.PHASESEL1
TCELL3:IMUX_B1	PLL0.RST
TCELL3:IMUX_B2	PLLREFCS0.SEL
TCELL3:IMUX_B3	PLL0.ENCLKOS2
TCELL3:IMUX_B4	PLL0.PHASESEL0
TCELL3:IMUX_C2	PLL0.PLLWAKESYNC
TCELL3:IMUX_C3	PLL0.ENCLKOS3
TCELL3:IMUX_C4	PLL0.PHASESTEP
TCELL3:IMUX_D2	PLL0.ENCLKOP
TCELL3:IMUX_D3	PLL0.PHASELOADREG
TCELL3:IMUX_D4	PLL0.PHASEDIR
TCELL3:IMUX_LSR0	PLL0.STDBY
TCELL3:IMUX_CLK0_DELAY	PLLREFCS0.REFCLK0_3
TCELL3:IMUX_CLK1_DELAY	PLL0.CLKFB2
TCELL3:OUT_F0	PLL0.CLKOP
TCELL3:OUT_F2	PLL0.CLKOS
TCELL3:OUT_F4	PLL0.CLKOS2
TCELL3:OUT_F6	PLL0.CLKOS3
TCELL3:OUT_Q0	PLL0.REFCLK
TCELL3:OUT_Q2	PLL0.LOCK
TCELL3:OUT_Q4	PLL0.INTLOCK
TCELL3:OUT_Q6	PLL0.PHASESRCSTAT

Tile PLL_NW

Cells: 4

Bel PLL0

ecp4 PLL_NW bel PLL0
Pin	Direction	Wires
CLKFB2	input	TCELL3:IMUX_CLK1_DELAY
CLKOP	output	TCELL3:OUT_F0
CLKOS	output	TCELL3:OUT_F2
CLKOS2	output	TCELL3:OUT_F4
CLKOS3	output	TCELL3:OUT_F6
ENCLKOP	input	TCELL3:IMUX_D2
ENCLKOS	input	TCELL3:IMUX_A3
ENCLKOS2	input	TCELL3:IMUX_B3
ENCLKOS3	input	TCELL3:IMUX_C3
INTLOCK	output	TCELL3:OUT_Q4
LOCK	output	TCELL3:OUT_Q2
PHASEDIR	input	TCELL3:IMUX_D4
PHASELOADREG	input	TCELL3:IMUX_D3
PHASESEL0	input	TCELL3:IMUX_B4
PHASESEL1	input	TCELL3:IMUX_A4
PHASESRCSTAT	output	TCELL3:OUT_Q6
PHASESTEP	input	TCELL3:IMUX_C4
PLLWAKESYNC	input	TCELL3:IMUX_C2
REFCLK	output	TCELL3:OUT_Q0
RST	input	TCELL3:IMUX_B1
SMIAD	input	TCELL2:IMUX_A4
SMICLK	input	TCELL2:IMUX_CLK1_DELAY
SMIRD	input	TCELL2:IMUX_B4
SMIRDATA	output	TCELL2:OUT_F0
SMIRSTN	input	TCELL2:IMUX_A5
SMIWDATA	input	TCELL2:IMUX_D4
SMIWR	input	TCELL2:IMUX_C4
STDBY	input	TCELL3:IMUX_LSR0

Bel PLL1

ecp4 PLL_NW bel PLL1
Pin	Direction	Wires
CLKFB2	input	TCELL1:IMUX_CLK1_DELAY
CLKOP	output	TCELL1:OUT_F0
CLKOS	output	TCELL1:OUT_F2
CLKOS2	output	TCELL1:OUT_F4
CLKOS3	output	TCELL1:OUT_F6
ENCLKOP	input	TCELL1:IMUX_D2
ENCLKOS	input	TCELL1:IMUX_A3
ENCLKOS2	input	TCELL1:IMUX_B3
ENCLKOS3	input	TCELL1:IMUX_C3
INTLOCK	output	TCELL1:OUT_Q4
LOCK	output	TCELL1:OUT_Q2
PHASEDIR	input	TCELL1:IMUX_D4
PHASELOADREG	input	TCELL1:IMUX_D3
PHASESEL0	input	TCELL1:IMUX_B4
PHASESEL1	input	TCELL1:IMUX_A4
PHASESRCSTAT	output	TCELL1:OUT_Q6
PHASESTEP	input	TCELL1:IMUX_C4
PLLWAKESYNC	input	TCELL1:IMUX_C2
REFCLK	output	TCELL1:OUT_Q0
RST	input	TCELL1:IMUX_B1
SMIAD	input	TCELL0:IMUX_A4
SMICLK	input	TCELL0:IMUX_CLK1_DELAY
SMIRD	input	TCELL0:IMUX_B4
SMIRDATA	output	TCELL0:OUT_F0
SMIRSTN	input	TCELL0:IMUX_A5
SMIWDATA	input	TCELL0:IMUX_D4
SMIWR	input	TCELL0:IMUX_C4
STDBY	input	TCELL1:IMUX_LSR0

Bel PLLREFCS0

ecp4 PLL_NW bel PLLREFCS0
Pin	Direction	Wires
REFCLK0_2	input	TCELL3:IMUX_A0
REFCLK0_3	input	TCELL3:IMUX_CLK0_DELAY
REFCLK1_2	input	TCELL2:IMUX_A0
REFCLK1_3	input	TCELL2:IMUX_CLK0_DELAY
SEL	input	TCELL3:IMUX_B2

Bel PLLREFCS1

ecp4 PLL_NW bel PLLREFCS1
Pin	Direction	Wires
REFCLK0_2	input	TCELL1:IMUX_A0
REFCLK0_3	input	TCELL1:IMUX_CLK0_DELAY
REFCLK1_2	input	TCELL0:IMUX_A0
REFCLK1_3	input	TCELL0:IMUX_CLK0_DELAY
SEL	input	TCELL1:IMUX_B2

Bel wires

ecp4 PLL_NW bel wires
Wire	Pins
TCELL0:IMUX_A0	PLLREFCS1.REFCLK1_2
TCELL0:IMUX_A4	PLL1.SMIAD
TCELL0:IMUX_A5	PLL1.SMIRSTN
TCELL0:IMUX_B4	PLL1.SMIRD
TCELL0:IMUX_C4	PLL1.SMIWR
TCELL0:IMUX_D4	PLL1.SMIWDATA
TCELL0:IMUX_CLK0_DELAY	PLLREFCS1.REFCLK1_3
TCELL0:IMUX_CLK1_DELAY	PLL1.SMICLK
TCELL0:OUT_F0	PLL1.SMIRDATA
TCELL1:IMUX_A0	PLLREFCS1.REFCLK0_2
TCELL1:IMUX_A3	PLL1.ENCLKOS
TCELL1:IMUX_A4	PLL1.PHASESEL1
TCELL1:IMUX_B1	PLL1.RST
TCELL1:IMUX_B2	PLLREFCS1.SEL
TCELL1:IMUX_B3	PLL1.ENCLKOS2
TCELL1:IMUX_B4	PLL1.PHASESEL0
TCELL1:IMUX_C2	PLL1.PLLWAKESYNC
TCELL1:IMUX_C3	PLL1.ENCLKOS3
TCELL1:IMUX_C4	PLL1.PHASESTEP
TCELL1:IMUX_D2	PLL1.ENCLKOP
TCELL1:IMUX_D3	PLL1.PHASELOADREG
TCELL1:IMUX_D4	PLL1.PHASEDIR
TCELL1:IMUX_LSR0	PLL1.STDBY
TCELL1:IMUX_CLK0_DELAY	PLLREFCS1.REFCLK0_3
TCELL1:IMUX_CLK1_DELAY	PLL1.CLKFB2
TCELL1:OUT_F0	PLL1.CLKOP
TCELL1:OUT_F2	PLL1.CLKOS
TCELL1:OUT_F4	PLL1.CLKOS2
TCELL1:OUT_F6	PLL1.CLKOS3
TCELL1:OUT_Q0	PLL1.REFCLK
TCELL1:OUT_Q2	PLL1.LOCK
TCELL1:OUT_Q4	PLL1.INTLOCK
TCELL1:OUT_Q6	PLL1.PHASESRCSTAT
TCELL2:IMUX_A0	PLLREFCS0.REFCLK1_2
TCELL2:IMUX_A4	PLL0.SMIAD
TCELL2:IMUX_A5	PLL0.SMIRSTN
TCELL2:IMUX_B4	PLL0.SMIRD
TCELL2:IMUX_C4	PLL0.SMIWR
TCELL2:IMUX_D4	PLL0.SMIWDATA
TCELL2:IMUX_CLK0_DELAY	PLLREFCS0.REFCLK1_3
TCELL2:IMUX_CLK1_DELAY	PLL0.SMICLK
TCELL2:OUT_F0	PLL0.SMIRDATA
TCELL3:IMUX_A0	PLLREFCS0.REFCLK0_2
TCELL3:IMUX_A3	PLL0.ENCLKOS
TCELL3:IMUX_A4	PLL0.PHASESEL1
TCELL3:IMUX_B1	PLL0.RST
TCELL3:IMUX_B2	PLLREFCS0.SEL
TCELL3:IMUX_B3	PLL0.ENCLKOS2
TCELL3:IMUX_B4	PLL0.PHASESEL0
TCELL3:IMUX_C2	PLL0.PLLWAKESYNC
TCELL3:IMUX_C3	PLL0.ENCLKOS3
TCELL3:IMUX_C4	PLL0.PHASESTEP
TCELL3:IMUX_D2	PLL0.ENCLKOP
TCELL3:IMUX_D3	PLL0.PHASELOADREG
TCELL3:IMUX_D4	PLL0.PHASEDIR
TCELL3:IMUX_LSR0	PLL0.STDBY
TCELL3:IMUX_CLK0_DELAY	PLLREFCS0.REFCLK0_3
TCELL3:IMUX_CLK1_DELAY	PLL0.CLKFB2
TCELL3:OUT_F0	PLL0.CLKOP
TCELL3:OUT_F2	PLL0.CLKOS
TCELL3:OUT_F4	PLL0.CLKOS2
TCELL3:OUT_F6	PLL0.CLKOS3
TCELL3:OUT_Q0	PLL0.REFCLK
TCELL3:OUT_Q2	PLL0.LOCK
TCELL3:OUT_Q4	PLL0.INTLOCK
TCELL3:OUT_Q6	PLL0.PHASESRCSTAT

Tile PLL_NE

Cells: 4

Bel PLL0

ecp4 PLL_NE bel PLL0
Pin	Direction	Wires
CLKFB2	input	TCELL3:IMUX_CLK1_DELAY
CLKOP	output	TCELL3:OUT_F0
CLKOS	output	TCELL3:OUT_F2
CLKOS2	output	TCELL3:OUT_F4
CLKOS3	output	TCELL3:OUT_F6
ENCLKOP	input	TCELL3:IMUX_D2
ENCLKOS	input	TCELL3:IMUX_A3
ENCLKOS2	input	TCELL3:IMUX_B3
ENCLKOS3	input	TCELL3:IMUX_C3
INTLOCK	output	TCELL3:OUT_Q4
LOCK	output	TCELL3:OUT_Q2
PHASEDIR	input	TCELL3:IMUX_D4
PHASELOADREG	input	TCELL3:IMUX_D3
PHASESEL0	input	TCELL3:IMUX_B4
PHASESEL1	input	TCELL3:IMUX_A4
PHASESRCSTAT	output	TCELL3:OUT_Q6
PHASESTEP	input	TCELL3:IMUX_C4
PLLWAKESYNC	input	TCELL3:IMUX_C2
REFCLK	output	TCELL3:OUT_Q0
RST	input	TCELL3:IMUX_B1
SMIAD	input	TCELL2:IMUX_A4
SMICLK	input	TCELL2:IMUX_CLK1_DELAY
SMIRD	input	TCELL2:IMUX_B4
SMIRDATA	output	TCELL2:OUT_F0
SMIRSTN	input	TCELL2:IMUX_A5
SMIWDATA	input	TCELL2:IMUX_D4
SMIWR	input	TCELL2:IMUX_C4
STDBY	input	TCELL3:IMUX_LSR0

Bel PLL1

ecp4 PLL_NE bel PLL1
Pin	Direction	Wires
CLKFB2	input	TCELL1:IMUX_CLK1_DELAY
CLKOP	output	TCELL1:OUT_F0
CLKOS	output	TCELL1:OUT_F2
CLKOS2	output	TCELL1:OUT_F4
CLKOS3	output	TCELL1:OUT_F6
ENCLKOP	input	TCELL1:IMUX_D2
ENCLKOS	input	TCELL1:IMUX_A3
ENCLKOS2	input	TCELL1:IMUX_B3
ENCLKOS3	input	TCELL1:IMUX_C3
INTLOCK	output	TCELL1:OUT_Q4
LOCK	output	TCELL1:OUT_Q2
PHASEDIR	input	TCELL1:IMUX_D4
PHASELOADREG	input	TCELL1:IMUX_D3
PHASESEL0	input	TCELL1:IMUX_B4
PHASESEL1	input	TCELL1:IMUX_A4
PHASESRCSTAT	output	TCELL1:OUT_Q6
PHASESTEP	input	TCELL1:IMUX_C4
PLLWAKESYNC	input	TCELL1:IMUX_C2
REFCLK	output	TCELL1:OUT_Q0
RST	input	TCELL1:IMUX_B1
SMIAD	input	TCELL0:IMUX_A4
SMICLK	input	TCELL0:IMUX_CLK1_DELAY
SMIRD	input	TCELL0:IMUX_B4
SMIRDATA	output	TCELL0:OUT_F0
SMIRSTN	input	TCELL0:IMUX_A5
SMIWDATA	input	TCELL0:IMUX_D4
SMIWR	input	TCELL0:IMUX_C4
STDBY	input	TCELL1:IMUX_LSR0

Bel PLLREFCS0

ecp4 PLL_NE bel PLLREFCS0
Pin	Direction	Wires
REFCLK0_2	input	TCELL3:IMUX_A0
REFCLK0_3	input	TCELL3:IMUX_CLK0_DELAY
REFCLK1_2	input	TCELL2:IMUX_A0
REFCLK1_3	input	TCELL2:IMUX_CLK0_DELAY
SEL	input	TCELL3:IMUX_B2

Bel PLLREFCS1

ecp4 PLL_NE bel PLLREFCS1
Pin	Direction	Wires
REFCLK0_2	input	TCELL1:IMUX_A0
REFCLK0_3	input	TCELL1:IMUX_CLK0_DELAY
REFCLK1_2	input	TCELL0:IMUX_A0
REFCLK1_3	input	TCELL0:IMUX_CLK0_DELAY
SEL	input	TCELL1:IMUX_B2

Bel wires

ecp4 PLL_NE bel wires
Wire	Pins
TCELL0:IMUX_A0	PLLREFCS1.REFCLK1_2
TCELL0:IMUX_A4	PLL1.SMIAD
TCELL0:IMUX_A5	PLL1.SMIRSTN
TCELL0:IMUX_B4	PLL1.SMIRD
TCELL0:IMUX_C4	PLL1.SMIWR
TCELL0:IMUX_D4	PLL1.SMIWDATA
TCELL0:IMUX_CLK0_DELAY	PLLREFCS1.REFCLK1_3
TCELL0:IMUX_CLK1_DELAY	PLL1.SMICLK
TCELL0:OUT_F0	PLL1.SMIRDATA
TCELL1:IMUX_A0	PLLREFCS1.REFCLK0_2
TCELL1:IMUX_A3	PLL1.ENCLKOS
TCELL1:IMUX_A4	PLL1.PHASESEL1
TCELL1:IMUX_B1	PLL1.RST
TCELL1:IMUX_B2	PLLREFCS1.SEL
TCELL1:IMUX_B3	PLL1.ENCLKOS2
TCELL1:IMUX_B4	PLL1.PHASESEL0
TCELL1:IMUX_C2	PLL1.PLLWAKESYNC
TCELL1:IMUX_C3	PLL1.ENCLKOS3
TCELL1:IMUX_C4	PLL1.PHASESTEP
TCELL1:IMUX_D2	PLL1.ENCLKOP
TCELL1:IMUX_D3	PLL1.PHASELOADREG
TCELL1:IMUX_D4	PLL1.PHASEDIR
TCELL1:IMUX_LSR0	PLL1.STDBY
TCELL1:IMUX_CLK0_DELAY	PLLREFCS1.REFCLK0_3
TCELL1:IMUX_CLK1_DELAY	PLL1.CLKFB2
TCELL1:OUT_F0	PLL1.CLKOP
TCELL1:OUT_F2	PLL1.CLKOS
TCELL1:OUT_F4	PLL1.CLKOS2
TCELL1:OUT_F6	PLL1.CLKOS3
TCELL1:OUT_Q0	PLL1.REFCLK
TCELL1:OUT_Q2	PLL1.LOCK
TCELL1:OUT_Q4	PLL1.INTLOCK
TCELL1:OUT_Q6	PLL1.PHASESRCSTAT
TCELL2:IMUX_A0	PLLREFCS0.REFCLK1_2
TCELL2:IMUX_A4	PLL0.SMIAD
TCELL2:IMUX_A5	PLL0.SMIRSTN
TCELL2:IMUX_B4	PLL0.SMIRD
TCELL2:IMUX_C4	PLL0.SMIWR
TCELL2:IMUX_D4	PLL0.SMIWDATA
TCELL2:IMUX_CLK0_DELAY	PLLREFCS0.REFCLK1_3
TCELL2:IMUX_CLK1_DELAY	PLL0.SMICLK
TCELL2:OUT_F0	PLL0.SMIRDATA
TCELL3:IMUX_A0	PLLREFCS0.REFCLK0_2
TCELL3:IMUX_A3	PLL0.ENCLKOS
TCELL3:IMUX_A4	PLL0.PHASESEL1
TCELL3:IMUX_B1	PLL0.RST
TCELL3:IMUX_B2	PLLREFCS0.SEL
TCELL3:IMUX_B3	PLL0.ENCLKOS2
TCELL3:IMUX_B4	PLL0.PHASESEL0
TCELL3:IMUX_C2	PLL0.PLLWAKESYNC
TCELL3:IMUX_C3	PLL0.ENCLKOS3
TCELL3:IMUX_C4	PLL0.PHASESTEP
TCELL3:IMUX_D2	PLL0.ENCLKOP
TCELL3:IMUX_D3	PLL0.PHASELOADREG
TCELL3:IMUX_D4	PLL0.PHASEDIR
TCELL3:IMUX_LSR0	PLL0.STDBY
TCELL3:IMUX_CLK0_DELAY	PLLREFCS0.REFCLK0_3
TCELL3:IMUX_CLK1_DELAY	PLL0.CLKFB2
TCELL3:OUT_F0	PLL0.CLKOP
TCELL3:OUT_F2	PLL0.CLKOS
TCELL3:OUT_F4	PLL0.CLKOS2
TCELL3:OUT_F6	PLL0.CLKOS3
TCELL3:OUT_Q0	PLL0.REFCLK
TCELL3:OUT_Q2	PLL0.LOCK
TCELL3:OUT_Q4	PLL0.INTLOCK
TCELL3:OUT_Q6	PLL0.PHASESRCSTAT

Keyboard shortcuts

Project Combine