Clock interconnect

Tile CLK_W_S

Cells: 12

Bel DLLDEL0

ecp5 CLK_W_S bel DLLDEL0
Pin	Direction	Wires
CFLAG	output	TCELL1:OUT_Q7
DIRECTION	input	TCELL1:IMUX_D6
LOADN	input	TCELL1:IMUX_B6
MOVE	input	TCELL1:IMUX_C6

Bel DLLDEL1

ecp5 CLK_W_S bel DLLDEL1
Pin	Direction	Wires
CFLAG	output	TCELL0:OUT_Q7
DIRECTION	input	TCELL0:IMUX_D6
LOADN	input	TCELL0:IMUX_B6
MOVE	input	TCELL0:IMUX_C6

Bel DLLDEL2

ecp5 CLK_W_S bel DLLDEL2
Pin	Direction	Wires
CFLAG	output	TCELL3:OUT_Q7
DIRECTION	input	TCELL3:IMUX_D6
LOADN	input	TCELL3:IMUX_B6
MOVE	input	TCELL3:IMUX_C6

Bel DLLDEL3

ecp5 CLK_W_S bel DLLDEL3
Pin	Direction	Wires
CFLAG	output	TCELL2:OUT_Q7
DIRECTION	input	TCELL2:IMUX_D6
LOADN	input	TCELL2:IMUX_B6
MOVE	input	TCELL2:IMUX_C6

Bel CLKDIV0

ecp5 CLK_W_S bel CLKDIV0
Pin	Direction	Wires
ALIGNWD	input	TCELL4:IMUX_A3
CDIVX	output	TCELL4:OUT_F2
RST	input	TCELL4:IMUX_LSR0

Bel CLKDIV1

ecp5 CLK_W_S bel CLKDIV1
Pin	Direction	Wires
ALIGNWD	input	TCELL4:IMUX_B3
CDIVX	output	TCELL4:OUT_F3
RST	input	TCELL4:IMUX_LSR1

Bel DCC0

ecp5 CLK_W_S bel DCC0
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C1

Bel DCC1

ecp5 CLK_W_S bel DCC1
Pin	Direction	Wires
CE	input	TCELL5:IMUX_B0

Bel DCC2

ecp5 CLK_W_S bel DCC2
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C2

Bel DCC3

ecp5 CLK_W_S bel DCC3
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A3

Bel DCC4

ecp5 CLK_W_S bel DCC4
Pin	Direction	Wires
CE	input	TCELL5:IMUX_D1

Bel DCC5

ecp5 CLK_W_S bel DCC5
Pin	Direction	Wires
CE	input	TCELL5:IMUX_B1

Bel DCC6

ecp5 CLK_W_S bel DCC6
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A4

Bel DCC7

ecp5 CLK_W_S bel DCC7
Pin	Direction	Wires
CE	input	TCELL5:IMUX_B2

Bel DCC8

ecp5 CLK_W_S bel DCC8
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A1

Bel DCC9

ecp5 CLK_W_S bel DCC9
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A0

Bel DCC10

ecp5 CLK_W_S bel DCC10
Pin	Direction	Wires
CE	input	TCELL5:IMUX_D2

Bel DCC11

ecp5 CLK_W_S bel DCC11
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C3

Bel DCC12

ecp5 CLK_W_S bel DCC12
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A2

Bel DCC13

ecp5 CLK_W_S bel DCC13
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C0

Bel ECLKBRIDGECS0

ecp5 CLK_W_S bel ECLKBRIDGECS0
Pin	Direction	Wires
SEL	input	TCELL4:IMUX_A6

Bel BRGECLKSYNC0

ecp5 CLK_W_S bel BRGECLKSYNC0
Pin	Direction	Wires
STOP	input	TCELL4:IMUX_A7

Bel CLK_EDGE

ecp5 CLK_W_S bel CLK_EDGE
Pin	Direction	Wires
INT_IN_0	input	TCELL6:IMUX_D7
INT_IN_1	input	TCELL7:IMUX_D7
INT_IN_2	input	TCELL8:IMUX_D7
INT_IN_3	input	TCELL9:IMUX_D7
INT_IN_4	input	TCELL10:IMUX_CLK1
INT_IN_6	input	TCELL11:IMUX_CLK1

Bel CLKTEST

ecp5 CLK_W_S bel CLKTEST
Pin	Direction	Wires
TESTIN0	input	TCELL5:IMUX_C4
TESTIN1	input	TCELL5:IMUX_A5
TESTIN2	input	TCELL5:IMUX_C5

Bel ECLKSYNC0

ecp5 CLK_W_S bel ECLKSYNC0
Pin	Direction	Wires
ECLK	output	TCELL5:OUT_F0
ECLKI_N	input	TCELL3:IMUX_CLK0
ECLKI_S	input	TCELL0:IMUX_CLK0
STOP	input	TCELL4:IMUX_C0

Bel ECLKSYNC1

ecp5 CLK_W_S bel ECLKSYNC1
Pin	Direction	Wires
ECLK	output	TCELL5:OUT_F1
ECLKI_N	input	TCELL3:IMUX_CLK1
ECLKI_S	input	TCELL0:IMUX_CLK1
STOP	input	TCELL4:IMUX_D0

Bel ECLKSYNC2

ecp5 CLK_W_S bel ECLKSYNC2
Pin	Direction	Wires
ECLK	output	TCELL4:OUT_F0
ECLKI_N	input	TCELL3:IMUX_CLK0
ECLKI_S	input	TCELL0:IMUX_CLK0
STOP	input	TCELL4:IMUX_A0

Bel ECLKSYNC3

ecp5 CLK_W_S bel ECLKSYNC3
Pin	Direction	Wires
ECLK	output	TCELL4:OUT_F1
ECLKI_N	input	TCELL3:IMUX_CLK1
ECLKI_S	input	TCELL0:IMUX_CLK1
STOP	input	TCELL4:IMUX_B0

Bel CLKTEST_ECLK

ecp5 CLK_W_S bel CLKTEST_ECLK
Pin	Direction	Wires
TESTIN0	input	TCELL4:IMUX_A4
TESTIN1	input	TCELL4:IMUX_B4
TESTIN2	input	TCELL4:IMUX_C4
TESTIN3	input	TCELL4:IMUX_A5
TESTIN4	input	TCELL4:IMUX_B5
TESTIN5	input	TCELL4:IMUX_C5

Bel wires

ecp5 CLK_W_S bel wires
Wire	Pins
TCELL0:IMUX_B6	DLLDEL1.LOADN
TCELL0:IMUX_C6	DLLDEL1.MOVE
TCELL0:IMUX_D6	DLLDEL1.DIRECTION
TCELL0:IMUX_CLK0	ECLKSYNC0.ECLKI_S, ECLKSYNC2.ECLKI_S
TCELL0:IMUX_CLK1	ECLKSYNC1.ECLKI_S, ECLKSYNC3.ECLKI_S
TCELL0:OUT_Q7	DLLDEL1.CFLAG
TCELL1:IMUX_B6	DLLDEL0.LOADN
TCELL1:IMUX_C6	DLLDEL0.MOVE
TCELL1:IMUX_D6	DLLDEL0.DIRECTION
TCELL1:OUT_Q7	DLLDEL0.CFLAG
TCELL2:IMUX_B6	DLLDEL3.LOADN
TCELL2:IMUX_C6	DLLDEL3.MOVE
TCELL2:IMUX_D6	DLLDEL3.DIRECTION
TCELL2:OUT_Q7	DLLDEL3.CFLAG
TCELL3:IMUX_B6	DLLDEL2.LOADN
TCELL3:IMUX_C6	DLLDEL2.MOVE
TCELL3:IMUX_D6	DLLDEL2.DIRECTION
TCELL3:IMUX_CLK0	ECLKSYNC0.ECLKI_N, ECLKSYNC2.ECLKI_N
TCELL3:IMUX_CLK1	ECLKSYNC1.ECLKI_N, ECLKSYNC3.ECLKI_N
TCELL3:OUT_Q7	DLLDEL2.CFLAG
TCELL4:IMUX_A0	ECLKSYNC2.STOP
TCELL4:IMUX_A3	CLKDIV0.ALIGNWD
TCELL4:IMUX_A4	CLKTEST_ECLK.TESTIN0
TCELL4:IMUX_A5	CLKTEST_ECLK.TESTIN3
TCELL4:IMUX_A6	ECLKBRIDGECS0.SEL
TCELL4:IMUX_A7	BRGECLKSYNC0.STOP
TCELL4:IMUX_B0	ECLKSYNC3.STOP
TCELL4:IMUX_B3	CLKDIV1.ALIGNWD
TCELL4:IMUX_B4	CLKTEST_ECLK.TESTIN1
TCELL4:IMUX_B5	CLKTEST_ECLK.TESTIN4
TCELL4:IMUX_C0	ECLKSYNC0.STOP
TCELL4:IMUX_C4	CLKTEST_ECLK.TESTIN2
TCELL4:IMUX_C5	CLKTEST_ECLK.TESTIN5
TCELL4:IMUX_D0	ECLKSYNC1.STOP
TCELL4:IMUX_LSR0	CLKDIV0.RST
TCELL4:IMUX_LSR1	CLKDIV1.RST
TCELL4:OUT_F0	ECLKSYNC2.ECLK
TCELL4:OUT_F1	ECLKSYNC3.ECLK
TCELL4:OUT_F2	CLKDIV0.CDIVX
TCELL4:OUT_F3	CLKDIV1.CDIVX
TCELL5:IMUX_A0	DCC9.CE
TCELL5:IMUX_A1	DCC8.CE
TCELL5:IMUX_A2	DCC12.CE
TCELL5:IMUX_A3	DCC3.CE
TCELL5:IMUX_A4	DCC6.CE
TCELL5:IMUX_A5	CLKTEST.TESTIN1
TCELL5:IMUX_B0	DCC1.CE
TCELL5:IMUX_B1	DCC5.CE
TCELL5:IMUX_B2	DCC7.CE
TCELL5:IMUX_C0	DCC13.CE
TCELL5:IMUX_C1	DCC0.CE
TCELL5:IMUX_C2	DCC2.CE
TCELL5:IMUX_C3	DCC11.CE
TCELL5:IMUX_C4	CLKTEST.TESTIN0
TCELL5:IMUX_C5	CLKTEST.TESTIN2
TCELL5:IMUX_D1	DCC4.CE
TCELL5:IMUX_D2	DCC10.CE
TCELL5:OUT_F0	ECLKSYNC0.ECLK
TCELL5:OUT_F1	ECLKSYNC1.ECLK
TCELL6:IMUX_D7	CLK_EDGE.INT_IN_0
TCELL7:IMUX_D7	CLK_EDGE.INT_IN_1
TCELL8:IMUX_D7	CLK_EDGE.INT_IN_2
TCELL9:IMUX_D7	CLK_EDGE.INT_IN_3
TCELL10:IMUX_CLK1	CLK_EDGE.INT_IN_4
TCELL11:IMUX_CLK1	CLK_EDGE.INT_IN_6

Tile CLK_W_L

Cells: 14

Bel DLLDEL0

ecp5 CLK_W_L bel DLLDEL0
Pin	Direction	Wires
CFLAG	output	TCELL1:OUT_Q7
DIRECTION	input	TCELL1:IMUX_D6
LOADN	input	TCELL1:IMUX_B6
MOVE	input	TCELL1:IMUX_C6

Bel DLLDEL1

ecp5 CLK_W_L bel DLLDEL1
Pin	Direction	Wires
CFLAG	output	TCELL0:OUT_Q7
DIRECTION	input	TCELL0:IMUX_D6
LOADN	input	TCELL0:IMUX_B6
MOVE	input	TCELL0:IMUX_C6

Bel DLLDEL2

ecp5 CLK_W_L bel DLLDEL2
Pin	Direction	Wires
CFLAG	output	TCELL3:OUT_Q7
DIRECTION	input	TCELL3:IMUX_D6
LOADN	input	TCELL3:IMUX_B6
MOVE	input	TCELL3:IMUX_C6

Bel DLLDEL3

ecp5 CLK_W_L bel DLLDEL3
Pin	Direction	Wires
CFLAG	output	TCELL2:OUT_Q7
DIRECTION	input	TCELL2:IMUX_D6
LOADN	input	TCELL2:IMUX_B6
MOVE	input	TCELL2:IMUX_C6

Bel CLKDIV0

ecp5 CLK_W_L bel CLKDIV0
Pin	Direction	Wires
ALIGNWD	input	TCELL4:IMUX_A3
CDIVX	output	TCELL4:OUT_F2
RST	input	TCELL4:IMUX_LSR0

Bel CLKDIV1

ecp5 CLK_W_L bel CLKDIV1
Pin	Direction	Wires
ALIGNWD	input	TCELL4:IMUX_B3
CDIVX	output	TCELL4:OUT_F3
RST	input	TCELL4:IMUX_LSR1

Bel DCC0

ecp5 CLK_W_L bel DCC0
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C1

Bel DCC1

ecp5 CLK_W_L bel DCC1
Pin	Direction	Wires
CE	input	TCELL5:IMUX_B0

Bel DCC2

ecp5 CLK_W_L bel DCC2
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C2

Bel DCC3

ecp5 CLK_W_L bel DCC3
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A3

Bel DCC4

ecp5 CLK_W_L bel DCC4
Pin	Direction	Wires
CE	input	TCELL5:IMUX_D1

Bel DCC5

ecp5 CLK_W_L bel DCC5
Pin	Direction	Wires
CE	input	TCELL5:IMUX_B1

Bel DCC6

ecp5 CLK_W_L bel DCC6
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A4

Bel DCC7

ecp5 CLK_W_L bel DCC7
Pin	Direction	Wires
CE	input	TCELL5:IMUX_B2

Bel DCC8

ecp5 CLK_W_L bel DCC8
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A1

Bel DCC9

ecp5 CLK_W_L bel DCC9
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A0

Bel DCC10

ecp5 CLK_W_L bel DCC10
Pin	Direction	Wires
CE	input	TCELL5:IMUX_D2

Bel DCC11

ecp5 CLK_W_L bel DCC11
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C3

Bel DCC12

ecp5 CLK_W_L bel DCC12
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A2

Bel DCC13

ecp5 CLK_W_L bel DCC13
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C0

Bel ECLKBRIDGECS0

ecp5 CLK_W_L bel ECLKBRIDGECS0
Pin	Direction	Wires
SEL	input	TCELL4:IMUX_A6

Bel BRGECLKSYNC0

ecp5 CLK_W_L bel BRGECLKSYNC0
Pin	Direction	Wires
STOP	input	TCELL4:IMUX_A7

Bel CLK_EDGE

ecp5 CLK_W_L bel CLK_EDGE
Pin	Direction	Wires
INT_IN_0	input	TCELL6:IMUX_D7
INT_IN_1	input	TCELL7:IMUX_D7
INT_IN_2	input	TCELL8:IMUX_D7
INT_IN_3	input	TCELL9:IMUX_D7
INT_IN_4	input	TCELL10:IMUX_CLK1
INT_IN_5	input	TCELL11:IMUX_CLK1
INT_IN_6	input	TCELL12:IMUX_CLK1
INT_IN_7	input	TCELL13:IMUX_CLK1

Bel CLKTEST

ecp5 CLK_W_L bel CLKTEST
Pin	Direction	Wires
TESTIN0	input	TCELL5:IMUX_C4
TESTIN1	input	TCELL5:IMUX_A5
TESTIN2	input	TCELL5:IMUX_C5

Bel ECLKSYNC0

ecp5 CLK_W_L bel ECLKSYNC0
Pin	Direction	Wires
ECLK	output	TCELL5:OUT_F0
ECLKI_N	input	TCELL3:IMUX_CLK0
ECLKI_S	input	TCELL0:IMUX_CLK0
STOP	input	TCELL4:IMUX_C0

Bel ECLKSYNC1

ecp5 CLK_W_L bel ECLKSYNC1
Pin	Direction	Wires
ECLK	output	TCELL5:OUT_F1
ECLKI_N	input	TCELL3:IMUX_CLK1
ECLKI_S	input	TCELL0:IMUX_CLK1
STOP	input	TCELL4:IMUX_D0

Bel ECLKSYNC2

ecp5 CLK_W_L bel ECLKSYNC2
Pin	Direction	Wires
ECLK	output	TCELL4:OUT_F0
ECLKI_N	input	TCELL3:IMUX_CLK0
ECLKI_S	input	TCELL0:IMUX_CLK0
STOP	input	TCELL4:IMUX_A0

Bel ECLKSYNC3

ecp5 CLK_W_L bel ECLKSYNC3
Pin	Direction	Wires
ECLK	output	TCELL4:OUT_F1
ECLKI_N	input	TCELL3:IMUX_CLK1
ECLKI_S	input	TCELL0:IMUX_CLK1
STOP	input	TCELL4:IMUX_B0

Bel CLKTEST_ECLK

ecp5 CLK_W_L bel CLKTEST_ECLK
Pin	Direction	Wires
TESTIN0	input	TCELL4:IMUX_A4
TESTIN1	input	TCELL4:IMUX_B4
TESTIN2	input	TCELL4:IMUX_C4
TESTIN3	input	TCELL4:IMUX_A5
TESTIN4	input	TCELL4:IMUX_B5
TESTIN5	input	TCELL4:IMUX_C5

Bel wires

ecp5 CLK_W_L bel wires
Wire	Pins
TCELL0:IMUX_B6	DLLDEL1.LOADN
TCELL0:IMUX_C6	DLLDEL1.MOVE
TCELL0:IMUX_D6	DLLDEL1.DIRECTION
TCELL0:IMUX_CLK0	ECLKSYNC0.ECLKI_S, ECLKSYNC2.ECLKI_S
TCELL0:IMUX_CLK1	ECLKSYNC1.ECLKI_S, ECLKSYNC3.ECLKI_S
TCELL0:OUT_Q7	DLLDEL1.CFLAG
TCELL1:IMUX_B6	DLLDEL0.LOADN
TCELL1:IMUX_C6	DLLDEL0.MOVE
TCELL1:IMUX_D6	DLLDEL0.DIRECTION
TCELL1:OUT_Q7	DLLDEL0.CFLAG
TCELL2:IMUX_B6	DLLDEL3.LOADN
TCELL2:IMUX_C6	DLLDEL3.MOVE
TCELL2:IMUX_D6	DLLDEL3.DIRECTION
TCELL2:OUT_Q7	DLLDEL3.CFLAG
TCELL3:IMUX_B6	DLLDEL2.LOADN
TCELL3:IMUX_C6	DLLDEL2.MOVE
TCELL3:IMUX_D6	DLLDEL2.DIRECTION
TCELL3:IMUX_CLK0	ECLKSYNC0.ECLKI_N, ECLKSYNC2.ECLKI_N
TCELL3:IMUX_CLK1	ECLKSYNC1.ECLKI_N, ECLKSYNC3.ECLKI_N
TCELL3:OUT_Q7	DLLDEL2.CFLAG
TCELL4:IMUX_A0	ECLKSYNC2.STOP
TCELL4:IMUX_A3	CLKDIV0.ALIGNWD
TCELL4:IMUX_A4	CLKTEST_ECLK.TESTIN0
TCELL4:IMUX_A5	CLKTEST_ECLK.TESTIN3
TCELL4:IMUX_A6	ECLKBRIDGECS0.SEL
TCELL4:IMUX_A7	BRGECLKSYNC0.STOP
TCELL4:IMUX_B0	ECLKSYNC3.STOP
TCELL4:IMUX_B3	CLKDIV1.ALIGNWD
TCELL4:IMUX_B4	CLKTEST_ECLK.TESTIN1
TCELL4:IMUX_B5	CLKTEST_ECLK.TESTIN4
TCELL4:IMUX_C0	ECLKSYNC0.STOP
TCELL4:IMUX_C4	CLKTEST_ECLK.TESTIN2
TCELL4:IMUX_C5	CLKTEST_ECLK.TESTIN5
TCELL4:IMUX_D0	ECLKSYNC1.STOP
TCELL4:IMUX_LSR0	CLKDIV0.RST
TCELL4:IMUX_LSR1	CLKDIV1.RST
TCELL4:OUT_F0	ECLKSYNC2.ECLK
TCELL4:OUT_F1	ECLKSYNC3.ECLK
TCELL4:OUT_F2	CLKDIV0.CDIVX
TCELL4:OUT_F3	CLKDIV1.CDIVX
TCELL5:IMUX_A0	DCC9.CE
TCELL5:IMUX_A1	DCC8.CE
TCELL5:IMUX_A2	DCC12.CE
TCELL5:IMUX_A3	DCC3.CE
TCELL5:IMUX_A4	DCC6.CE
TCELL5:IMUX_A5	CLKTEST.TESTIN1
TCELL5:IMUX_B0	DCC1.CE
TCELL5:IMUX_B1	DCC5.CE
TCELL5:IMUX_B2	DCC7.CE
TCELL5:IMUX_C0	DCC13.CE
TCELL5:IMUX_C1	DCC0.CE
TCELL5:IMUX_C2	DCC2.CE
TCELL5:IMUX_C3	DCC11.CE
TCELL5:IMUX_C4	CLKTEST.TESTIN0
TCELL5:IMUX_C5	CLKTEST.TESTIN2
TCELL5:IMUX_D1	DCC4.CE
TCELL5:IMUX_D2	DCC10.CE
TCELL5:OUT_F0	ECLKSYNC0.ECLK
TCELL5:OUT_F1	ECLKSYNC1.ECLK
TCELL6:IMUX_D7	CLK_EDGE.INT_IN_0
TCELL7:IMUX_D7	CLK_EDGE.INT_IN_1
TCELL8:IMUX_D7	CLK_EDGE.INT_IN_2
TCELL9:IMUX_D7	CLK_EDGE.INT_IN_3
TCELL10:IMUX_CLK1	CLK_EDGE.INT_IN_4
TCELL11:IMUX_CLK1	CLK_EDGE.INT_IN_5
TCELL12:IMUX_CLK1	CLK_EDGE.INT_IN_6
TCELL13:IMUX_CLK1	CLK_EDGE.INT_IN_7

Tile CLK_E_S

Cells: 12

Bel DLLDEL0

ecp5 CLK_E_S bel DLLDEL0
Pin	Direction	Wires
CFLAG	output	TCELL1:OUT_Q7
DIRECTION	input	TCELL1:IMUX_D6
LOADN	input	TCELL1:IMUX_B6
MOVE	input	TCELL1:IMUX_C6

Bel DLLDEL1

ecp5 CLK_E_S bel DLLDEL1
Pin	Direction	Wires
CFLAG	output	TCELL0:OUT_Q7
DIRECTION	input	TCELL0:IMUX_D6
LOADN	input	TCELL0:IMUX_B6
MOVE	input	TCELL0:IMUX_C6

Bel DLLDEL2

ecp5 CLK_E_S bel DLLDEL2
Pin	Direction	Wires
CFLAG	output	TCELL3:OUT_Q7
DIRECTION	input	TCELL3:IMUX_D6
LOADN	input	TCELL3:IMUX_B6
MOVE	input	TCELL3:IMUX_C6

Bel DLLDEL3

ecp5 CLK_E_S bel DLLDEL3
Pin	Direction	Wires
CFLAG	output	TCELL2:OUT_Q7
DIRECTION	input	TCELL2:IMUX_D6
LOADN	input	TCELL2:IMUX_B6
MOVE	input	TCELL2:IMUX_C6

Bel CLKDIV0

ecp5 CLK_E_S bel CLKDIV0
Pin	Direction	Wires
ALIGNWD	input	TCELL4:IMUX_A3
CDIVX	output	TCELL4:OUT_F2
RST	input	TCELL4:IMUX_LSR0

Bel CLKDIV1

ecp5 CLK_E_S bel CLKDIV1
Pin	Direction	Wires
ALIGNWD	input	TCELL4:IMUX_B3
CDIVX	output	TCELL4:OUT_F3
RST	input	TCELL4:IMUX_LSR1

Bel DCC0

ecp5 CLK_E_S bel DCC0
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C1

Bel DCC1

ecp5 CLK_E_S bel DCC1
Pin	Direction	Wires
CE	input	TCELL5:IMUX_B0

Bel DCC2

ecp5 CLK_E_S bel DCC2
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C2

Bel DCC3

ecp5 CLK_E_S bel DCC3
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A3

Bel DCC4

ecp5 CLK_E_S bel DCC4
Pin	Direction	Wires
CE	input	TCELL5:IMUX_D1

Bel DCC5

ecp5 CLK_E_S bel DCC5
Pin	Direction	Wires
CE	input	TCELL5:IMUX_B1

Bel DCC6

ecp5 CLK_E_S bel DCC6
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A4

Bel DCC7

ecp5 CLK_E_S bel DCC7
Pin	Direction	Wires
CE	input	TCELL5:IMUX_B2

Bel DCC8

ecp5 CLK_E_S bel DCC8
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A1

Bel DCC9

ecp5 CLK_E_S bel DCC9
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A0

Bel DCC10

ecp5 CLK_E_S bel DCC10
Pin	Direction	Wires
CE	input	TCELL5:IMUX_D2

Bel DCC11

ecp5 CLK_E_S bel DCC11
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C3

Bel DCC12

ecp5 CLK_E_S bel DCC12
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A2

Bel DCC13

ecp5 CLK_E_S bel DCC13
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C0

Bel ECLKBRIDGECS0

ecp5 CLK_E_S bel ECLKBRIDGECS0
Pin	Direction	Wires
SEL	input	TCELL4:IMUX_A6

Bel BRGECLKSYNC0

ecp5 CLK_E_S bel BRGECLKSYNC0
Pin	Direction	Wires
STOP	input	TCELL4:IMUX_A7

Bel CLK_EDGE

ecp5 CLK_E_S bel CLK_EDGE
Pin	Direction	Wires
INT_IN_0	input	TCELL6:IMUX_D7
INT_IN_1	input	TCELL7:IMUX_D7
INT_IN_2	input	TCELL8:IMUX_D7
INT_IN_3	input	TCELL9:IMUX_D7
INT_IN_4	input	TCELL10:IMUX_CLK1
INT_IN_6	input	TCELL11:IMUX_CLK1

Bel CLKTEST

ecp5 CLK_E_S bel CLKTEST
Pin	Direction	Wires
TESTIN0	input	TCELL5:IMUX_C4
TESTIN1	input	TCELL5:IMUX_A5
TESTIN2	input	TCELL5:IMUX_C5

Bel ECLKSYNC0

ecp5 CLK_E_S bel ECLKSYNC0
Pin	Direction	Wires
ECLK	output	TCELL5:OUT_F0
ECLKI_N	input	TCELL3:IMUX_CLK0
ECLKI_S	input	TCELL0:IMUX_CLK0
STOP	input	TCELL4:IMUX_C0

Bel ECLKSYNC1

ecp5 CLK_E_S bel ECLKSYNC1
Pin	Direction	Wires
ECLK	output	TCELL5:OUT_F1
ECLKI_N	input	TCELL3:IMUX_CLK1
ECLKI_S	input	TCELL0:IMUX_CLK1
STOP	input	TCELL4:IMUX_D0

Bel ECLKSYNC2

ecp5 CLK_E_S bel ECLKSYNC2
Pin	Direction	Wires
ECLK	output	TCELL4:OUT_F0
ECLKI_N	input	TCELL3:IMUX_CLK0
ECLKI_S	input	TCELL0:IMUX_CLK0
STOP	input	TCELL4:IMUX_A0

Bel ECLKSYNC3

ecp5 CLK_E_S bel ECLKSYNC3
Pin	Direction	Wires
ECLK	output	TCELL4:OUT_F1
ECLKI_N	input	TCELL3:IMUX_CLK1
ECLKI_S	input	TCELL0:IMUX_CLK1
STOP	input	TCELL4:IMUX_B0

Bel CLKTEST_ECLK

ecp5 CLK_E_S bel CLKTEST_ECLK
Pin	Direction	Wires
TESTIN0	input	TCELL4:IMUX_A4
TESTIN1	input	TCELL4:IMUX_B4
TESTIN2	input	TCELL4:IMUX_C4
TESTIN3	input	TCELL4:IMUX_A5
TESTIN4	input	TCELL4:IMUX_B5
TESTIN5	input	TCELL4:IMUX_C5

Bel wires

ecp5 CLK_E_S bel wires
Wire	Pins
TCELL0:IMUX_B6	DLLDEL1.LOADN
TCELL0:IMUX_C6	DLLDEL1.MOVE
TCELL0:IMUX_D6	DLLDEL1.DIRECTION
TCELL0:IMUX_CLK0	ECLKSYNC0.ECLKI_S, ECLKSYNC2.ECLKI_S
TCELL0:IMUX_CLK1	ECLKSYNC1.ECLKI_S, ECLKSYNC3.ECLKI_S
TCELL0:OUT_Q7	DLLDEL1.CFLAG
TCELL1:IMUX_B6	DLLDEL0.LOADN
TCELL1:IMUX_C6	DLLDEL0.MOVE
TCELL1:IMUX_D6	DLLDEL0.DIRECTION
TCELL1:OUT_Q7	DLLDEL0.CFLAG
TCELL2:IMUX_B6	DLLDEL3.LOADN
TCELL2:IMUX_C6	DLLDEL3.MOVE
TCELL2:IMUX_D6	DLLDEL3.DIRECTION
TCELL2:OUT_Q7	DLLDEL3.CFLAG
TCELL3:IMUX_B6	DLLDEL2.LOADN
TCELL3:IMUX_C6	DLLDEL2.MOVE
TCELL3:IMUX_D6	DLLDEL2.DIRECTION
TCELL3:IMUX_CLK0	ECLKSYNC0.ECLKI_N, ECLKSYNC2.ECLKI_N
TCELL3:IMUX_CLK1	ECLKSYNC1.ECLKI_N, ECLKSYNC3.ECLKI_N
TCELL3:OUT_Q7	DLLDEL2.CFLAG
TCELL4:IMUX_A0	ECLKSYNC2.STOP
TCELL4:IMUX_A3	CLKDIV0.ALIGNWD
TCELL4:IMUX_A4	CLKTEST_ECLK.TESTIN0
TCELL4:IMUX_A5	CLKTEST_ECLK.TESTIN3
TCELL4:IMUX_A6	ECLKBRIDGECS0.SEL
TCELL4:IMUX_A7	BRGECLKSYNC0.STOP
TCELL4:IMUX_B0	ECLKSYNC3.STOP
TCELL4:IMUX_B3	CLKDIV1.ALIGNWD
TCELL4:IMUX_B4	CLKTEST_ECLK.TESTIN1
TCELL4:IMUX_B5	CLKTEST_ECLK.TESTIN4
TCELL4:IMUX_C0	ECLKSYNC0.STOP
TCELL4:IMUX_C4	CLKTEST_ECLK.TESTIN2
TCELL4:IMUX_C5	CLKTEST_ECLK.TESTIN5
TCELL4:IMUX_D0	ECLKSYNC1.STOP
TCELL4:IMUX_LSR0	CLKDIV0.RST
TCELL4:IMUX_LSR1	CLKDIV1.RST
TCELL4:OUT_F0	ECLKSYNC2.ECLK
TCELL4:OUT_F1	ECLKSYNC3.ECLK
TCELL4:OUT_F2	CLKDIV0.CDIVX
TCELL4:OUT_F3	CLKDIV1.CDIVX
TCELL5:IMUX_A0	DCC9.CE
TCELL5:IMUX_A1	DCC8.CE
TCELL5:IMUX_A2	DCC12.CE
TCELL5:IMUX_A3	DCC3.CE
TCELL5:IMUX_A4	DCC6.CE
TCELL5:IMUX_A5	CLKTEST.TESTIN1
TCELL5:IMUX_B0	DCC1.CE
TCELL5:IMUX_B1	DCC5.CE
TCELL5:IMUX_B2	DCC7.CE
TCELL5:IMUX_C0	DCC13.CE
TCELL5:IMUX_C1	DCC0.CE
TCELL5:IMUX_C2	DCC2.CE
TCELL5:IMUX_C3	DCC11.CE
TCELL5:IMUX_C4	CLKTEST.TESTIN0
TCELL5:IMUX_C5	CLKTEST.TESTIN2
TCELL5:IMUX_D1	DCC4.CE
TCELL5:IMUX_D2	DCC10.CE
TCELL5:OUT_F0	ECLKSYNC0.ECLK
TCELL5:OUT_F1	ECLKSYNC1.ECLK
TCELL6:IMUX_D7	CLK_EDGE.INT_IN_0
TCELL7:IMUX_D7	CLK_EDGE.INT_IN_1
TCELL8:IMUX_D7	CLK_EDGE.INT_IN_2
TCELL9:IMUX_D7	CLK_EDGE.INT_IN_3
TCELL10:IMUX_CLK1	CLK_EDGE.INT_IN_4
TCELL11:IMUX_CLK1	CLK_EDGE.INT_IN_6

Tile CLK_E_L

Cells: 14

Bel DLLDEL0

ecp5 CLK_E_L bel DLLDEL0
Pin	Direction	Wires
CFLAG	output	TCELL1:OUT_Q7
DIRECTION	input	TCELL1:IMUX_D6
LOADN	input	TCELL1:IMUX_B6
MOVE	input	TCELL1:IMUX_C6

Bel DLLDEL1

ecp5 CLK_E_L bel DLLDEL1
Pin	Direction	Wires
CFLAG	output	TCELL0:OUT_Q7
DIRECTION	input	TCELL0:IMUX_D6
LOADN	input	TCELL0:IMUX_B6
MOVE	input	TCELL0:IMUX_C6

Bel DLLDEL2

ecp5 CLK_E_L bel DLLDEL2
Pin	Direction	Wires
CFLAG	output	TCELL3:OUT_Q7
DIRECTION	input	TCELL3:IMUX_D6
LOADN	input	TCELL3:IMUX_B6
MOVE	input	TCELL3:IMUX_C6

Bel DLLDEL3

ecp5 CLK_E_L bel DLLDEL3
Pin	Direction	Wires
CFLAG	output	TCELL2:OUT_Q7
DIRECTION	input	TCELL2:IMUX_D6
LOADN	input	TCELL2:IMUX_B6
MOVE	input	TCELL2:IMUX_C6

Bel CLKDIV0

ecp5 CLK_E_L bel CLKDIV0
Pin	Direction	Wires
ALIGNWD	input	TCELL4:IMUX_A3
CDIVX	output	TCELL4:OUT_F2
RST	input	TCELL4:IMUX_LSR0

Bel CLKDIV1

ecp5 CLK_E_L bel CLKDIV1
Pin	Direction	Wires
ALIGNWD	input	TCELL4:IMUX_B3
CDIVX	output	TCELL4:OUT_F3
RST	input	TCELL4:IMUX_LSR1

Bel DCC0

ecp5 CLK_E_L bel DCC0
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C1

Bel DCC1

ecp5 CLK_E_L bel DCC1
Pin	Direction	Wires
CE	input	TCELL5:IMUX_B0

Bel DCC2

ecp5 CLK_E_L bel DCC2
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C2

Bel DCC3

ecp5 CLK_E_L bel DCC3
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A3

Bel DCC4

ecp5 CLK_E_L bel DCC4
Pin	Direction	Wires
CE	input	TCELL5:IMUX_D1

Bel DCC5

ecp5 CLK_E_L bel DCC5
Pin	Direction	Wires
CE	input	TCELL5:IMUX_B1

Bel DCC6

ecp5 CLK_E_L bel DCC6
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A4

Bel DCC7

ecp5 CLK_E_L bel DCC7
Pin	Direction	Wires
CE	input	TCELL5:IMUX_B2

Bel DCC8

ecp5 CLK_E_L bel DCC8
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A1

Bel DCC9

ecp5 CLK_E_L bel DCC9
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A0

Bel DCC10

ecp5 CLK_E_L bel DCC10
Pin	Direction	Wires
CE	input	TCELL5:IMUX_D2

Bel DCC11

ecp5 CLK_E_L bel DCC11
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C3

Bel DCC12

ecp5 CLK_E_L bel DCC12
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A2

Bel DCC13

ecp5 CLK_E_L bel DCC13
Pin	Direction	Wires
CE	input	TCELL5:IMUX_C0

Bel ECLKBRIDGECS0

ecp5 CLK_E_L bel ECLKBRIDGECS0
Pin	Direction	Wires
SEL	input	TCELL4:IMUX_A6

Bel BRGECLKSYNC0

ecp5 CLK_E_L bel BRGECLKSYNC0
Pin	Direction	Wires
STOP	input	TCELL4:IMUX_A7

Bel CLK_EDGE

ecp5 CLK_E_L bel CLK_EDGE
Pin	Direction	Wires
INT_IN_0	input	TCELL6:IMUX_D7
INT_IN_1	input	TCELL7:IMUX_D7
INT_IN_2	input	TCELL8:IMUX_D7
INT_IN_3	input	TCELL9:IMUX_D7
INT_IN_4	input	TCELL10:IMUX_CLK1
INT_IN_5	input	TCELL11:IMUX_CLK1
INT_IN_6	input	TCELL12:IMUX_CLK1
INT_IN_7	input	TCELL13:IMUX_CLK1

Bel CLKTEST

ecp5 CLK_E_L bel CLKTEST
Pin	Direction	Wires
TESTIN0	input	TCELL5:IMUX_C4
TESTIN1	input	TCELL5:IMUX_A5
TESTIN2	input	TCELL5:IMUX_C5

Bel ECLKSYNC0

ecp5 CLK_E_L bel ECLKSYNC0
Pin	Direction	Wires
ECLK	output	TCELL5:OUT_F0
ECLKI_N	input	TCELL3:IMUX_CLK0
ECLKI_S	input	TCELL0:IMUX_CLK0
STOP	input	TCELL4:IMUX_C0

Bel ECLKSYNC1

ecp5 CLK_E_L bel ECLKSYNC1
Pin	Direction	Wires
ECLK	output	TCELL5:OUT_F1
ECLKI_N	input	TCELL3:IMUX_CLK1
ECLKI_S	input	TCELL0:IMUX_CLK1
STOP	input	TCELL4:IMUX_D0

Bel ECLKSYNC2

ecp5 CLK_E_L bel ECLKSYNC2
Pin	Direction	Wires
ECLK	output	TCELL4:OUT_F0
ECLKI_N	input	TCELL3:IMUX_CLK0
ECLKI_S	input	TCELL0:IMUX_CLK0
STOP	input	TCELL4:IMUX_A0

Bel ECLKSYNC3

ecp5 CLK_E_L bel ECLKSYNC3
Pin	Direction	Wires
ECLK	output	TCELL4:OUT_F1
ECLKI_N	input	TCELL3:IMUX_CLK1
ECLKI_S	input	TCELL0:IMUX_CLK1
STOP	input	TCELL4:IMUX_B0

Bel CLKTEST_ECLK

ecp5 CLK_E_L bel CLKTEST_ECLK
Pin	Direction	Wires
TESTIN0	input	TCELL4:IMUX_A4
TESTIN1	input	TCELL4:IMUX_B4
TESTIN2	input	TCELL4:IMUX_C4
TESTIN3	input	TCELL4:IMUX_A5
TESTIN4	input	TCELL4:IMUX_B5
TESTIN5	input	TCELL4:IMUX_C5

Bel wires

ecp5 CLK_E_L bel wires
Wire	Pins
TCELL0:IMUX_B6	DLLDEL1.LOADN
TCELL0:IMUX_C6	DLLDEL1.MOVE
TCELL0:IMUX_D6	DLLDEL1.DIRECTION
TCELL0:IMUX_CLK0	ECLKSYNC0.ECLKI_S, ECLKSYNC2.ECLKI_S
TCELL0:IMUX_CLK1	ECLKSYNC1.ECLKI_S, ECLKSYNC3.ECLKI_S
TCELL0:OUT_Q7	DLLDEL1.CFLAG
TCELL1:IMUX_B6	DLLDEL0.LOADN
TCELL1:IMUX_C6	DLLDEL0.MOVE
TCELL1:IMUX_D6	DLLDEL0.DIRECTION
TCELL1:OUT_Q7	DLLDEL0.CFLAG
TCELL2:IMUX_B6	DLLDEL3.LOADN
TCELL2:IMUX_C6	DLLDEL3.MOVE
TCELL2:IMUX_D6	DLLDEL3.DIRECTION
TCELL2:OUT_Q7	DLLDEL3.CFLAG
TCELL3:IMUX_B6	DLLDEL2.LOADN
TCELL3:IMUX_C6	DLLDEL2.MOVE
TCELL3:IMUX_D6	DLLDEL2.DIRECTION
TCELL3:IMUX_CLK0	ECLKSYNC0.ECLKI_N, ECLKSYNC2.ECLKI_N
TCELL3:IMUX_CLK1	ECLKSYNC1.ECLKI_N, ECLKSYNC3.ECLKI_N
TCELL3:OUT_Q7	DLLDEL2.CFLAG
TCELL4:IMUX_A0	ECLKSYNC2.STOP
TCELL4:IMUX_A3	CLKDIV0.ALIGNWD
TCELL4:IMUX_A4	CLKTEST_ECLK.TESTIN0
TCELL4:IMUX_A5	CLKTEST_ECLK.TESTIN3
TCELL4:IMUX_A6	ECLKBRIDGECS0.SEL
TCELL4:IMUX_A7	BRGECLKSYNC0.STOP
TCELL4:IMUX_B0	ECLKSYNC3.STOP
TCELL4:IMUX_B3	CLKDIV1.ALIGNWD
TCELL4:IMUX_B4	CLKTEST_ECLK.TESTIN1
TCELL4:IMUX_B5	CLKTEST_ECLK.TESTIN4
TCELL4:IMUX_C0	ECLKSYNC0.STOP
TCELL4:IMUX_C4	CLKTEST_ECLK.TESTIN2
TCELL4:IMUX_C5	CLKTEST_ECLK.TESTIN5
TCELL4:IMUX_D0	ECLKSYNC1.STOP
TCELL4:IMUX_LSR0	CLKDIV0.RST
TCELL4:IMUX_LSR1	CLKDIV1.RST
TCELL4:OUT_F0	ECLKSYNC2.ECLK
TCELL4:OUT_F1	ECLKSYNC3.ECLK
TCELL4:OUT_F2	CLKDIV0.CDIVX
TCELL4:OUT_F3	CLKDIV1.CDIVX
TCELL5:IMUX_A0	DCC9.CE
TCELL5:IMUX_A1	DCC8.CE
TCELL5:IMUX_A2	DCC12.CE
TCELL5:IMUX_A3	DCC3.CE
TCELL5:IMUX_A4	DCC6.CE
TCELL5:IMUX_A5	CLKTEST.TESTIN1
TCELL5:IMUX_B0	DCC1.CE
TCELL5:IMUX_B1	DCC5.CE
TCELL5:IMUX_B2	DCC7.CE
TCELL5:IMUX_C0	DCC13.CE
TCELL5:IMUX_C1	DCC0.CE
TCELL5:IMUX_C2	DCC2.CE
TCELL5:IMUX_C3	DCC11.CE
TCELL5:IMUX_C4	CLKTEST.TESTIN0
TCELL5:IMUX_C5	CLKTEST.TESTIN2
TCELL5:IMUX_D1	DCC4.CE
TCELL5:IMUX_D2	DCC10.CE
TCELL5:OUT_F0	ECLKSYNC0.ECLK
TCELL5:OUT_F1	ECLKSYNC1.ECLK
TCELL6:IMUX_D7	CLK_EDGE.INT_IN_0
TCELL7:IMUX_D7	CLK_EDGE.INT_IN_1
TCELL8:IMUX_D7	CLK_EDGE.INT_IN_2
TCELL9:IMUX_D7	CLK_EDGE.INT_IN_3
TCELL10:IMUX_CLK1	CLK_EDGE.INT_IN_4
TCELL11:IMUX_CLK1	CLK_EDGE.INT_IN_5
TCELL12:IMUX_CLK1	CLK_EDGE.INT_IN_6
TCELL13:IMUX_CLK1	CLK_EDGE.INT_IN_7

Tile CLK_S_S

Cells: 8

Bel PCSCLKDIV0

ecp5 CLK_S_S bel PCSCLKDIV0
Pin	Direction	Wires
CLKI	input	TCELL0:IMUX_CLK0
RST	input	TCELL0:IMUX_LSR0
SEL0	input	TCELL0:IMUX_A4
SEL1	input	TCELL0:IMUX_A5
SEL2	input	TCELL0:IMUX_A6

Bel PCSCLKDIV1

ecp5 CLK_S_S bel PCSCLKDIV1
Pin	Direction	Wires
CLKI	input	TCELL1:IMUX_CLK1
RST	input	TCELL1:IMUX_LSR1
SEL0	input	TCELL1:IMUX_B4
SEL1	input	TCELL1:IMUX_B5
SEL2	input	TCELL1:IMUX_B6

Bel DCC0

ecp5 CLK_S_S bel DCC0
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B0

Bel DCC1

ecp5 CLK_S_S bel DCC1
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B1

Bel DCC2

ecp5 CLK_S_S bel DCC2
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B2

Bel DCC3

ecp5 CLK_S_S bel DCC3
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B3

Bel DCC4

ecp5 CLK_S_S bel DCC4
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B4

Bel DCC5

ecp5 CLK_S_S bel DCC5
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B5

Bel DCC6

ecp5 CLK_S_S bel DCC6
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B6

Bel DCC7

ecp5 CLK_S_S bel DCC7
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B7

Bel DCC8

ecp5 CLK_S_S bel DCC8
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A0

Bel DCC9

ecp5 CLK_S_S bel DCC9
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A1

Bel DCC10

ecp5 CLK_S_S bel DCC10
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A2

Bel DCC11

ecp5 CLK_S_S bel DCC11
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A3

Bel DCC12

ecp5 CLK_S_S bel DCC12
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A4

Bel DCC13

ecp5 CLK_S_S bel DCC13
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A5

Bel DCC14

ecp5 CLK_S_S bel DCC14
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A6

Bel DCC15

ecp5 CLK_S_S bel DCC15
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A7

Bel CLK_EDGE

ecp5 CLK_S_S bel CLK_EDGE
Pin	Direction	Wires
INT_IN_0	input	TCELL2:IMUX_D7
INT_IN_1	input	TCELL3:IMUX_D7
INT_IN_2	input	TCELL4:IMUX_D7
INT_IN_3	input	TCELL5:IMUX_D7
INT_IN_4	input	TCELL6:IMUX_CLK1
INT_IN_6	input	TCELL7:IMUX_CLK1

Bel CLKTEST

ecp5 CLK_S_S bel CLKTEST
Pin	Direction	Wires
TESTIN0	input	TCELL0:IMUX_A0
TESTIN1	input	TCELL0:IMUX_A1
TESTIN2	input	TCELL0:IMUX_A2
TESTIN3	input	TCELL0:IMUX_A3

Bel wires

ecp5 CLK_S_S bel wires
Wire	Pins
TCELL0:IMUX_A0	CLKTEST.TESTIN0
TCELL0:IMUX_A1	CLKTEST.TESTIN1
TCELL0:IMUX_A2	CLKTEST.TESTIN2
TCELL0:IMUX_A3	CLKTEST.TESTIN3
TCELL0:IMUX_A4	PCSCLKDIV0.SEL0
TCELL0:IMUX_A5	PCSCLKDIV0.SEL1
TCELL0:IMUX_A6	PCSCLKDIV0.SEL2
TCELL0:IMUX_B0	DCC0.CE
TCELL0:IMUX_B1	DCC1.CE
TCELL0:IMUX_B2	DCC2.CE
TCELL0:IMUX_B3	DCC3.CE
TCELL0:IMUX_B4	DCC4.CE
TCELL0:IMUX_B5	DCC5.CE
TCELL0:IMUX_B6	DCC6.CE
TCELL0:IMUX_B7	DCC7.CE
TCELL0:IMUX_CLK0	PCSCLKDIV0.CLKI
TCELL0:IMUX_LSR0	PCSCLKDIV0.RST
TCELL1:IMUX_A0	DCC8.CE
TCELL1:IMUX_A1	DCC9.CE
TCELL1:IMUX_A2	DCC10.CE
TCELL1:IMUX_A3	DCC11.CE
TCELL1:IMUX_A4	DCC12.CE
TCELL1:IMUX_A5	DCC13.CE
TCELL1:IMUX_A6	DCC14.CE
TCELL1:IMUX_A7	DCC15.CE
TCELL1:IMUX_B4	PCSCLKDIV1.SEL0
TCELL1:IMUX_B5	PCSCLKDIV1.SEL1
TCELL1:IMUX_B6	PCSCLKDIV1.SEL2
TCELL1:IMUX_CLK1	PCSCLKDIV1.CLKI
TCELL1:IMUX_LSR1	PCSCLKDIV1.RST
TCELL2:IMUX_D7	CLK_EDGE.INT_IN_0
TCELL3:IMUX_D7	CLK_EDGE.INT_IN_1
TCELL4:IMUX_D7	CLK_EDGE.INT_IN_2
TCELL5:IMUX_D7	CLK_EDGE.INT_IN_3
TCELL6:IMUX_CLK1	CLK_EDGE.INT_IN_4
TCELL7:IMUX_CLK1	CLK_EDGE.INT_IN_6

Tile CLK_S_L

Cells: 10

Bel PCSCLKDIV0

ecp5 CLK_S_L bel PCSCLKDIV0
Pin	Direction	Wires
CLKI	input	TCELL0:IMUX_CLK0
RST	input	TCELL0:IMUX_LSR0
SEL0	input	TCELL0:IMUX_A4
SEL1	input	TCELL0:IMUX_A5
SEL2	input	TCELL0:IMUX_A6

Bel PCSCLKDIV1

ecp5 CLK_S_L bel PCSCLKDIV1
Pin	Direction	Wires
CLKI	input	TCELL1:IMUX_CLK1
RST	input	TCELL1:IMUX_LSR1
SEL0	input	TCELL1:IMUX_B4
SEL1	input	TCELL1:IMUX_B5
SEL2	input	TCELL1:IMUX_B6

Bel DCC0

ecp5 CLK_S_L bel DCC0
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B0

Bel DCC1

ecp5 CLK_S_L bel DCC1
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B1

Bel DCC2

ecp5 CLK_S_L bel DCC2
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B2

Bel DCC3

ecp5 CLK_S_L bel DCC3
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B3

Bel DCC4

ecp5 CLK_S_L bel DCC4
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B4

Bel DCC5

ecp5 CLK_S_L bel DCC5
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B5

Bel DCC6

ecp5 CLK_S_L bel DCC6
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B6

Bel DCC7

ecp5 CLK_S_L bel DCC7
Pin	Direction	Wires
CE	input	TCELL0:IMUX_B7

Bel DCC8

ecp5 CLK_S_L bel DCC8
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A0

Bel DCC9

ecp5 CLK_S_L bel DCC9
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A1

Bel DCC10

ecp5 CLK_S_L bel DCC10
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A2

Bel DCC11

ecp5 CLK_S_L bel DCC11
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A3

Bel DCC12

ecp5 CLK_S_L bel DCC12
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A4

Bel DCC13

ecp5 CLK_S_L bel DCC13
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A5

Bel DCC14

ecp5 CLK_S_L bel DCC14
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A6

Bel DCC15

ecp5 CLK_S_L bel DCC15
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A7

Bel CLK_EDGE

ecp5 CLK_S_L bel CLK_EDGE
Pin	Direction	Wires
INT_IN_0	input	TCELL2:IMUX_D7
INT_IN_1	input	TCELL3:IMUX_D7
INT_IN_2	input	TCELL4:IMUX_D7
INT_IN_3	input	TCELL5:IMUX_D7
INT_IN_4	input	TCELL6:IMUX_CLK1
INT_IN_5	input	TCELL7:IMUX_CLK1
INT_IN_6	input	TCELL8:IMUX_CLK1
INT_IN_7	input	TCELL9:IMUX_CLK1

Bel CLKTEST

ecp5 CLK_S_L bel CLKTEST
Pin	Direction	Wires
TESTIN0	input	TCELL0:IMUX_A0
TESTIN1	input	TCELL0:IMUX_A1
TESTIN2	input	TCELL0:IMUX_A2
TESTIN3	input	TCELL0:IMUX_A3

Bel wires

ecp5 CLK_S_L bel wires
Wire	Pins
TCELL0:IMUX_A0	CLKTEST.TESTIN0
TCELL0:IMUX_A1	CLKTEST.TESTIN1
TCELL0:IMUX_A2	CLKTEST.TESTIN2
TCELL0:IMUX_A3	CLKTEST.TESTIN3
TCELL0:IMUX_A4	PCSCLKDIV0.SEL0
TCELL0:IMUX_A5	PCSCLKDIV0.SEL1
TCELL0:IMUX_A6	PCSCLKDIV0.SEL2
TCELL0:IMUX_B0	DCC0.CE
TCELL0:IMUX_B1	DCC1.CE
TCELL0:IMUX_B2	DCC2.CE
TCELL0:IMUX_B3	DCC3.CE
TCELL0:IMUX_B4	DCC4.CE
TCELL0:IMUX_B5	DCC5.CE
TCELL0:IMUX_B6	DCC6.CE
TCELL0:IMUX_B7	DCC7.CE
TCELL0:IMUX_CLK0	PCSCLKDIV0.CLKI
TCELL0:IMUX_LSR0	PCSCLKDIV0.RST
TCELL1:IMUX_A0	DCC8.CE
TCELL1:IMUX_A1	DCC9.CE
TCELL1:IMUX_A2	DCC10.CE
TCELL1:IMUX_A3	DCC11.CE
TCELL1:IMUX_A4	DCC12.CE
TCELL1:IMUX_A5	DCC13.CE
TCELL1:IMUX_A6	DCC14.CE
TCELL1:IMUX_A7	DCC15.CE
TCELL1:IMUX_B4	PCSCLKDIV1.SEL0
TCELL1:IMUX_B5	PCSCLKDIV1.SEL1
TCELL1:IMUX_B6	PCSCLKDIV1.SEL2
TCELL1:IMUX_CLK1	PCSCLKDIV1.CLKI
TCELL1:IMUX_LSR1	PCSCLKDIV1.RST
TCELL2:IMUX_D7	CLK_EDGE.INT_IN_0
TCELL3:IMUX_D7	CLK_EDGE.INT_IN_1
TCELL4:IMUX_D7	CLK_EDGE.INT_IN_2
TCELL5:IMUX_D7	CLK_EDGE.INT_IN_3
TCELL6:IMUX_CLK1	CLK_EDGE.INT_IN_4
TCELL7:IMUX_CLK1	CLK_EDGE.INT_IN_5
TCELL8:IMUX_CLK1	CLK_EDGE.INT_IN_6
TCELL9:IMUX_CLK1	CLK_EDGE.INT_IN_7

Tile CLK_N_S

Cells: 10

Bel DLLDEL0

ecp5 CLK_N_S bel DLLDEL0
Pin	Direction	Wires
CFLAG	output	TCELL0:OUT_Q7
DIRECTION	input	TCELL0:IMUX_D6
LOADN	input	TCELL0:IMUX_B6
MOVE	input	TCELL0:IMUX_C6

Bel DLLDEL1

ecp5 CLK_N_S bel DLLDEL1
Pin	Direction	Wires
CFLAG	output	TCELL1:OUT_Q7
DIRECTION	input	TCELL1:IMUX_D6
LOADN	input	TCELL1:IMUX_B6
MOVE	input	TCELL1:IMUX_C6

Bel DLLDEL2

ecp5 CLK_N_S bel DLLDEL2
Pin	Direction	Wires
CFLAG	output	TCELL2:OUT_Q7
DIRECTION	input	TCELL2:IMUX_D6
LOADN	input	TCELL2:IMUX_B6
MOVE	input	TCELL2:IMUX_C6

Bel DLLDEL3

ecp5 CLK_N_S bel DLLDEL3
Pin	Direction	Wires
CFLAG	output	TCELL3:OUT_Q7
DIRECTION	input	TCELL3:IMUX_D6
LOADN	input	TCELL3:IMUX_B6
MOVE	input	TCELL3:IMUX_C6

Bel DCC0

ecp5 CLK_N_S bel DCC0
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A0

Bel DCC1

ecp5 CLK_N_S bel DCC1
Pin	Direction	Wires
CE	input	TCELL1:IMUX_B0

Bel DCC2

ecp5 CLK_N_S bel DCC2
Pin	Direction	Wires
CE	input	TCELL1:IMUX_C0

Bel DCC3

ecp5 CLK_N_S bel DCC3
Pin	Direction	Wires
CE	input	TCELL1:IMUX_D0

Bel DCC4

ecp5 CLK_N_S bel DCC4
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A1

Bel DCC5

ecp5 CLK_N_S bel DCC5
Pin	Direction	Wires
CE	input	TCELL1:IMUX_B1

Bel DCC6

ecp5 CLK_N_S bel DCC6
Pin	Direction	Wires
CE	input	TCELL1:IMUX_C1

Bel DCC7

ecp5 CLK_N_S bel DCC7
Pin	Direction	Wires
CE	input	TCELL1:IMUX_D1

Bel DCC8

ecp5 CLK_N_S bel DCC8
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A2

Bel DCC9

ecp5 CLK_N_S bel DCC9
Pin	Direction	Wires
CE	input	TCELL1:IMUX_B2

Bel DCC10

ecp5 CLK_N_S bel DCC10
Pin	Direction	Wires
CE	input	TCELL1:IMUX_C2

Bel DCC11

ecp5 CLK_N_S bel DCC11
Pin	Direction	Wires
CE	input	TCELL1:IMUX_D2

Bel CLK_EDGE

ecp5 CLK_N_S bel CLK_EDGE
Pin	Direction	Wires
INT_IN_0	input	TCELL4:IMUX_D7
INT_IN_1	input	TCELL5:IMUX_D7
INT_IN_2	input	TCELL6:IMUX_D7
INT_IN_3	input	TCELL7:IMUX_D7
INT_IN_4	input	TCELL8:IMUX_CLK1
INT_IN_6	input	TCELL9:IMUX_CLK1

Bel CLKTEST

ecp5 CLK_N_S bel CLKTEST
Pin	Direction	Wires
TESTIN0	input	TCELL1:IMUX_A5
TESTIN1	input	TCELL1:IMUX_B5
TESTIN2	input	TCELL1:IMUX_C5

Bel wires

ecp5 CLK_N_S bel wires
Wire	Pins
TCELL0:IMUX_B6	DLLDEL0.LOADN
TCELL0:IMUX_C6	DLLDEL0.MOVE
TCELL0:IMUX_D6	DLLDEL0.DIRECTION
TCELL0:OUT_Q7	DLLDEL0.CFLAG
TCELL1:IMUX_A0	DCC0.CE
TCELL1:IMUX_A1	DCC4.CE
TCELL1:IMUX_A2	DCC8.CE
TCELL1:IMUX_A5	CLKTEST.TESTIN0
TCELL1:IMUX_B0	DCC1.CE
TCELL1:IMUX_B1	DCC5.CE
TCELL1:IMUX_B2	DCC9.CE
TCELL1:IMUX_B5	CLKTEST.TESTIN1
TCELL1:IMUX_B6	DLLDEL1.LOADN
TCELL1:IMUX_C0	DCC2.CE
TCELL1:IMUX_C1	DCC6.CE
TCELL1:IMUX_C2	DCC10.CE
TCELL1:IMUX_C5	CLKTEST.TESTIN2
TCELL1:IMUX_C6	DLLDEL1.MOVE
TCELL1:IMUX_D0	DCC3.CE
TCELL1:IMUX_D1	DCC7.CE
TCELL1:IMUX_D2	DCC11.CE
TCELL1:IMUX_D6	DLLDEL1.DIRECTION
TCELL1:OUT_Q7	DLLDEL1.CFLAG
TCELL2:IMUX_B6	DLLDEL2.LOADN
TCELL2:IMUX_C6	DLLDEL2.MOVE
TCELL2:IMUX_D6	DLLDEL2.DIRECTION
TCELL2:OUT_Q7	DLLDEL2.CFLAG
TCELL3:IMUX_B6	DLLDEL3.LOADN
TCELL3:IMUX_C6	DLLDEL3.MOVE
TCELL3:IMUX_D6	DLLDEL3.DIRECTION
TCELL3:OUT_Q7	DLLDEL3.CFLAG
TCELL4:IMUX_D7	CLK_EDGE.INT_IN_0
TCELL5:IMUX_D7	CLK_EDGE.INT_IN_1
TCELL6:IMUX_D7	CLK_EDGE.INT_IN_2
TCELL7:IMUX_D7	CLK_EDGE.INT_IN_3
TCELL8:IMUX_CLK1	CLK_EDGE.INT_IN_4
TCELL9:IMUX_CLK1	CLK_EDGE.INT_IN_6

Tile CLK_N_L

Cells: 12

Bel DLLDEL0

ecp5 CLK_N_L bel DLLDEL0
Pin	Direction	Wires
CFLAG	output	TCELL0:OUT_Q7
DIRECTION	input	TCELL0:IMUX_D6
LOADN	input	TCELL0:IMUX_B6
MOVE	input	TCELL0:IMUX_C6

Bel DLLDEL1

ecp5 CLK_N_L bel DLLDEL1
Pin	Direction	Wires
CFLAG	output	TCELL1:OUT_Q7
DIRECTION	input	TCELL1:IMUX_D6
LOADN	input	TCELL1:IMUX_B6
MOVE	input	TCELL1:IMUX_C6

Bel DLLDEL2

ecp5 CLK_N_L bel DLLDEL2
Pin	Direction	Wires
CFLAG	output	TCELL2:OUT_Q7
DIRECTION	input	TCELL2:IMUX_D6
LOADN	input	TCELL2:IMUX_B6
MOVE	input	TCELL2:IMUX_C6

Bel DLLDEL3

ecp5 CLK_N_L bel DLLDEL3
Pin	Direction	Wires
CFLAG	output	TCELL3:OUT_Q7
DIRECTION	input	TCELL3:IMUX_D6
LOADN	input	TCELL3:IMUX_B6
MOVE	input	TCELL3:IMUX_C6

Bel DCC0

ecp5 CLK_N_L bel DCC0
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A0

Bel DCC1

ecp5 CLK_N_L bel DCC1
Pin	Direction	Wires
CE	input	TCELL1:IMUX_B0

Bel DCC2

ecp5 CLK_N_L bel DCC2
Pin	Direction	Wires
CE	input	TCELL1:IMUX_C0

Bel DCC3

ecp5 CLK_N_L bel DCC3
Pin	Direction	Wires
CE	input	TCELL1:IMUX_D0

Bel DCC4

ecp5 CLK_N_L bel DCC4
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A1

Bel DCC5

ecp5 CLK_N_L bel DCC5
Pin	Direction	Wires
CE	input	TCELL1:IMUX_B1

Bel DCC6

ecp5 CLK_N_L bel DCC6
Pin	Direction	Wires
CE	input	TCELL1:IMUX_C1

Bel DCC7

ecp5 CLK_N_L bel DCC7
Pin	Direction	Wires
CE	input	TCELL1:IMUX_D1

Bel DCC8

ecp5 CLK_N_L bel DCC8
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A2

Bel DCC9

ecp5 CLK_N_L bel DCC9
Pin	Direction	Wires
CE	input	TCELL1:IMUX_B2

Bel DCC10

ecp5 CLK_N_L bel DCC10
Pin	Direction	Wires
CE	input	TCELL1:IMUX_C2

Bel DCC11

ecp5 CLK_N_L bel DCC11
Pin	Direction	Wires
CE	input	TCELL1:IMUX_D2

Bel CLK_EDGE

ecp5 CLK_N_L bel CLK_EDGE
Pin	Direction	Wires
INT_IN_0	input	TCELL4:IMUX_D7
INT_IN_1	input	TCELL5:IMUX_D7
INT_IN_2	input	TCELL6:IMUX_D7
INT_IN_3	input	TCELL7:IMUX_D7
INT_IN_4	input	TCELL8:IMUX_CLK1
INT_IN_5	input	TCELL9:IMUX_CLK1
INT_IN_6	input	TCELL10:IMUX_CLK1
INT_IN_7	input	TCELL11:IMUX_CLK1

Bel CLKTEST

ecp5 CLK_N_L bel CLKTEST
Pin	Direction	Wires
TESTIN0	input	TCELL1:IMUX_A5
TESTIN1	input	TCELL1:IMUX_B5
TESTIN2	input	TCELL1:IMUX_C5

Bel wires

ecp5 CLK_N_L bel wires
Wire	Pins
TCELL0:IMUX_B6	DLLDEL0.LOADN
TCELL0:IMUX_C6	DLLDEL0.MOVE
TCELL0:IMUX_D6	DLLDEL0.DIRECTION
TCELL0:OUT_Q7	DLLDEL0.CFLAG
TCELL1:IMUX_A0	DCC0.CE
TCELL1:IMUX_A1	DCC4.CE
TCELL1:IMUX_A2	DCC8.CE
TCELL1:IMUX_A5	CLKTEST.TESTIN0
TCELL1:IMUX_B0	DCC1.CE
TCELL1:IMUX_B1	DCC5.CE
TCELL1:IMUX_B2	DCC9.CE
TCELL1:IMUX_B5	CLKTEST.TESTIN1
TCELL1:IMUX_B6	DLLDEL1.LOADN
TCELL1:IMUX_C0	DCC2.CE
TCELL1:IMUX_C1	DCC6.CE
TCELL1:IMUX_C2	DCC10.CE
TCELL1:IMUX_C5	CLKTEST.TESTIN2
TCELL1:IMUX_C6	DLLDEL1.MOVE
TCELL1:IMUX_D0	DCC3.CE
TCELL1:IMUX_D1	DCC7.CE
TCELL1:IMUX_D2	DCC11.CE
TCELL1:IMUX_D6	DLLDEL1.DIRECTION
TCELL1:OUT_Q7	DLLDEL1.CFLAG
TCELL2:IMUX_B6	DLLDEL2.LOADN
TCELL2:IMUX_C6	DLLDEL2.MOVE
TCELL2:IMUX_D6	DLLDEL2.DIRECTION
TCELL2:OUT_Q7	DLLDEL2.CFLAG
TCELL3:IMUX_B6	DLLDEL3.LOADN
TCELL3:IMUX_C6	DLLDEL3.MOVE
TCELL3:IMUX_D6	DLLDEL3.DIRECTION
TCELL3:OUT_Q7	DLLDEL3.CFLAG
TCELL4:IMUX_D7	CLK_EDGE.INT_IN_0
TCELL5:IMUX_D7	CLK_EDGE.INT_IN_1
TCELL6:IMUX_D7	CLK_EDGE.INT_IN_2
TCELL7:IMUX_D7	CLK_EDGE.INT_IN_3
TCELL8:IMUX_CLK1	CLK_EDGE.INT_IN_4
TCELL9:IMUX_CLK1	CLK_EDGE.INT_IN_5
TCELL10:IMUX_CLK1	CLK_EDGE.INT_IN_6
TCELL11:IMUX_CLK1	CLK_EDGE.INT_IN_7

Tile CLK_ROOT_S

Cells: 4

Bel DCC_SW0

ecp5 CLK_ROOT_S bel DCC_SW0
Pin	Direction	Wires
CE	input	TCELL0:IMUX_A0
CLKI	input	TCELL0:IMUX_D7

Bel DCC_SE0

ecp5 CLK_ROOT_S bel DCC_SE0
Pin	Direction	Wires
CE	input	TCELL1:IMUX_A0
CLKI	input	TCELL1:IMUX_D7

Bel DCC_NW0

ecp5 CLK_ROOT_S bel DCC_NW0
Pin	Direction	Wires
CE	input	TCELL2:IMUX_A0
CLKI	input	TCELL2:IMUX_D7

Bel DCC_NE0

ecp5 CLK_ROOT_S bel DCC_NE0
Pin	Direction	Wires
CE	input	TCELL3:IMUX_A0
CLKI	input	TCELL3:IMUX_D7

Bel DCS0

ecp5 CLK_ROOT_S bel DCS0
Pin	Direction	Wires
MODESEL	input	TCELL2:IMUX_C0
SEL0	input	TCELL2:IMUX_A3
SEL1	input	TCELL2:IMUX_A4

Bel DCS1

ecp5 CLK_ROOT_S bel DCS1
Pin	Direction	Wires
MODESEL	input	TCELL0:IMUX_C0
SEL0	input	TCELL0:IMUX_A3
SEL1	input	TCELL0:IMUX_A4

Bel CLK_ROOT

ecp5 CLK_ROOT_S bel CLK_ROOT
Pin	Direction	Wires
PCLK0_NE	output	TCELL3:PCLK0
PCLK0_NW	output	TCELL2:PCLK0
PCLK0_SE	output	TCELL1:PCLK0
PCLK0_SW	output	TCELL0:PCLK0
PCLK10_NE	output	TCELL3:PCLK10
PCLK10_NW	output	TCELL2:PCLK10
PCLK10_SE	output	TCELL1:PCLK10
PCLK10_SW	output	TCELL0:PCLK10
PCLK11_NE	output	TCELL3:PCLK11
PCLK11_NW	output	TCELL2:PCLK11
PCLK11_SE	output	TCELL1:PCLK11
PCLK11_SW	output	TCELL0:PCLK11
PCLK12_NE	output	TCELL3:PCLK12
PCLK12_NW	output	TCELL2:PCLK12
PCLK12_SE	output	TCELL1:PCLK12
PCLK12_SW	output	TCELL0:PCLK12
PCLK13_NE	output	TCELL3:PCLK13
PCLK13_NW	output	TCELL2:PCLK13
PCLK13_SE	output	TCELL1:PCLK13
PCLK13_SW	output	TCELL0:PCLK13
PCLK14_NE	output	TCELL3:PCLK14
PCLK14_NW	output	TCELL2:PCLK14
PCLK14_SE	output	TCELL1:PCLK14
PCLK14_SW	output	TCELL0:PCLK14
PCLK15_NE	output	TCELL3:PCLK15
PCLK15_NW	output	TCELL2:PCLK15
PCLK15_SE	output	TCELL1:PCLK15
PCLK15_SW	output	TCELL0:PCLK15
PCLK1_NE	output	TCELL3:PCLK1
PCLK1_NW	output	TCELL2:PCLK1
PCLK1_SE	output	TCELL1:PCLK1
PCLK1_SW	output	TCELL0:PCLK1
PCLK2_NE	output	TCELL3:PCLK2
PCLK2_NW	output	TCELL2:PCLK2
PCLK2_SE	output	TCELL1:PCLK2
PCLK2_SW	output	TCELL0:PCLK2
PCLK3_NE	output	TCELL3:PCLK3
PCLK3_NW	output	TCELL2:PCLK3
PCLK3_SE	output	TCELL1:PCLK3
PCLK3_SW	output	TCELL0:PCLK3
PCLK4_NE	output	TCELL3:PCLK4
PCLK4_NW	output	TCELL2:PCLK4
PCLK4_SE	output	TCELL1:PCLK4
PCLK4_SW	output	TCELL0:PCLK4
PCLK5_NE	output	TCELL3:PCLK5
PCLK5_NW	output	TCELL2:PCLK5
PCLK5_SE	output	TCELL1:PCLK5
PCLK5_SW	output	TCELL0:PCLK5
PCLK6_NE	output	TCELL3:PCLK6
PCLK6_NW	output	TCELL2:PCLK6
PCLK6_SE	output	TCELL1:PCLK6
PCLK6_SW	output	TCELL0:PCLK6
PCLK7_NE	output	TCELL3:PCLK7
PCLK7_NW	output	TCELL2:PCLK7
PCLK7_SE	output	TCELL1:PCLK7
PCLK7_SW	output	TCELL0:PCLK7
PCLK8_NE	output	TCELL3:PCLK8
PCLK8_NW	output	TCELL2:PCLK8
PCLK8_SE	output	TCELL1:PCLK8
PCLK8_SW	output	TCELL0:PCLK8
PCLK9_NE	output	TCELL3:PCLK9
PCLK9_NW	output	TCELL2:PCLK9
PCLK9_SE	output	TCELL1:PCLK9
PCLK9_SW	output	TCELL0:PCLK9

Bel CLKTEST

ecp5 CLK_ROOT_S bel CLKTEST
Pin	Direction	Wires
TESTIN0	input	TCELL2:IMUX_A1
TESTIN1	input	TCELL2:IMUX_A2
TESTIN10	input	TCELL3:IMUX_B2
TESTIN11	input	TCELL3:IMUX_B3
TESTIN12	input	TCELL0:IMUX_A1
TESTIN13	input	TCELL0:IMUX_A2
TESTIN14	input	TCELL0:IMUX_B0
TESTIN15	input	TCELL0:IMUX_B1
TESTIN16	input	TCELL0:IMUX_B2
TESTIN17	input	TCELL0:IMUX_B3
TESTIN18	input	TCELL1:IMUX_A1
TESTIN19	input	TCELL1:IMUX_A2
TESTIN2	input	TCELL2:IMUX_B0
TESTIN20	input	TCELL1:IMUX_B0
TESTIN21	input	TCELL1:IMUX_B1
TESTIN22	input	TCELL1:IMUX_B2
TESTIN23	input	TCELL1:IMUX_B3
TESTIN3	input	TCELL2:IMUX_B1
TESTIN4	input	TCELL2:IMUX_B2
TESTIN5	input	TCELL2:IMUX_B3
TESTIN6	input	TCELL3:IMUX_A1
TESTIN7	input	TCELL3:IMUX_A2
TESTIN8	input	TCELL3:IMUX_B0
TESTIN9	input	TCELL3:IMUX_B1

Bel wires

ecp5 CLK_ROOT_S bel wires
Wire	Pins
TCELL0:PCLK0	CLK_ROOT.PCLK0_SW
TCELL0:PCLK1	CLK_ROOT.PCLK1_SW
TCELL0:PCLK2	CLK_ROOT.PCLK2_SW
TCELL0:PCLK3	CLK_ROOT.PCLK3_SW
TCELL0:PCLK4	CLK_ROOT.PCLK4_SW
TCELL0:PCLK5	CLK_ROOT.PCLK5_SW
TCELL0:PCLK6	CLK_ROOT.PCLK6_SW
TCELL0:PCLK7	CLK_ROOT.PCLK7_SW
TCELL0:PCLK8	CLK_ROOT.PCLK8_SW
TCELL0:PCLK9	CLK_ROOT.PCLK9_SW
TCELL0:PCLK10	CLK_ROOT.PCLK10_SW
TCELL0:PCLK11	CLK_ROOT.PCLK11_SW
TCELL0:PCLK12	CLK_ROOT.PCLK12_SW
TCELL0:PCLK13	CLK_ROOT.PCLK13_SW
TCELL0:PCLK14	CLK_ROOT.PCLK14_SW
TCELL0:PCLK15	CLK_ROOT.PCLK15_SW
TCELL0:IMUX_A0	DCC_SW0.CE
TCELL0:IMUX_A1	CLKTEST.TESTIN12
TCELL0:IMUX_A2	CLKTEST.TESTIN13
TCELL0:IMUX_A3	DCS1.SEL0
TCELL0:IMUX_A4	DCS1.SEL1
TCELL0:IMUX_B0	CLKTEST.TESTIN14
TCELL0:IMUX_B1	CLKTEST.TESTIN15
TCELL0:IMUX_B2	CLKTEST.TESTIN16
TCELL0:IMUX_B3	CLKTEST.TESTIN17
TCELL0:IMUX_C0	DCS1.MODESEL
TCELL0:IMUX_D7	DCC_SW0.CLKI
TCELL1:PCLK0	CLK_ROOT.PCLK0_SE
TCELL1:PCLK1	CLK_ROOT.PCLK1_SE
TCELL1:PCLK2	CLK_ROOT.PCLK2_SE
TCELL1:PCLK3	CLK_ROOT.PCLK3_SE
TCELL1:PCLK4	CLK_ROOT.PCLK4_SE
TCELL1:PCLK5	CLK_ROOT.PCLK5_SE
TCELL1:PCLK6	CLK_ROOT.PCLK6_SE
TCELL1:PCLK7	CLK_ROOT.PCLK7_SE
TCELL1:PCLK8	CLK_ROOT.PCLK8_SE
TCELL1:PCLK9	CLK_ROOT.PCLK9_SE
TCELL1:PCLK10	CLK_ROOT.PCLK10_SE
TCELL1:PCLK11	CLK_ROOT.PCLK11_SE
TCELL1:PCLK12	CLK_ROOT.PCLK12_SE
TCELL1:PCLK13	CLK_ROOT.PCLK13_SE
TCELL1:PCLK14	CLK_ROOT.PCLK14_SE
TCELL1:PCLK15	CLK_ROOT.PCLK15_SE
TCELL1:IMUX_A0	DCC_SE0.CE
TCELL1:IMUX_A1	CLKTEST.TESTIN18
TCELL1:IMUX_A2	CLKTEST.TESTIN19
TCELL1:IMUX_B0	CLKTEST.TESTIN20
TCELL1:IMUX_B1	CLKTEST.TESTIN21
TCELL1:IMUX_B2	CLKTEST.TESTIN22
TCELL1:IMUX_B3	CLKTEST.TESTIN23
TCELL1:IMUX_D7	DCC_SE0.CLKI
TCELL2:PCLK0	CLK_ROOT.PCLK0_NW
TCELL2:PCLK1	CLK_ROOT.PCLK1_NW
TCELL2:PCLK2	CLK_ROOT.PCLK2_NW
TCELL2:PCLK3	CLK_ROOT.PCLK3_NW
TCELL2:PCLK4	CLK_ROOT.PCLK4_NW
TCELL2:PCLK5	CLK_ROOT.PCLK5_NW
TCELL2:PCLK6	CLK_ROOT.PCLK6_NW
TCELL2:PCLK7	CLK_ROOT.PCLK7_NW
TCELL2:PCLK8	CLK_ROOT.PCLK8_NW
TCELL2:PCLK9	CLK_ROOT.PCLK9_NW
TCELL2:PCLK10	CLK_ROOT.PCLK10_NW
TCELL2:PCLK11	CLK_ROOT.PCLK11_NW
TCELL2:PCLK12	CLK_ROOT.PCLK12_NW
TCELL2:PCLK13	CLK_ROOT.PCLK13_NW
TCELL2:PCLK14	CLK_ROOT.PCLK14_NW
TCELL2:PCLK15	CLK_ROOT.PCLK15_NW
TCELL2:IMUX_A0	DCC_NW0.CE
TCELL2:IMUX_A1	CLKTEST.TESTIN0
TCELL2:IMUX_A2	CLKTEST.TESTIN1
TCELL2:IMUX_A3	DCS0.SEL0
TCELL2:IMUX_A4	DCS0.SEL1
TCELL2:IMUX_B0	CLKTEST.TESTIN2
TCELL2:IMUX_B1	CLKTEST.TESTIN3
TCELL2:IMUX_B2	CLKTEST.TESTIN4
TCELL2:IMUX_B3	CLKTEST.TESTIN5
TCELL2:IMUX_C0	DCS0.MODESEL
TCELL2:IMUX_D7	DCC_NW0.CLKI
TCELL3:PCLK0	CLK_ROOT.PCLK0_NE
TCELL3:PCLK1	CLK_ROOT.PCLK1_NE
TCELL3:PCLK2	CLK_ROOT.PCLK2_NE
TCELL3:PCLK3	CLK_ROOT.PCLK3_NE
TCELL3:PCLK4	CLK_ROOT.PCLK4_NE
TCELL3:PCLK5	CLK_ROOT.PCLK5_NE
TCELL3:PCLK6	CLK_ROOT.PCLK6_NE
TCELL3:PCLK7	CLK_ROOT.PCLK7_NE
TCELL3:PCLK8	CLK_ROOT.PCLK8_NE
TCELL3:PCLK9	CLK_ROOT.PCLK9_NE
TCELL3:PCLK10	CLK_ROOT.PCLK10_NE
TCELL3:PCLK11	CLK_ROOT.PCLK11_NE
TCELL3:PCLK12	CLK_ROOT.PCLK12_NE
TCELL3:PCLK13	CLK_ROOT.PCLK13_NE
TCELL3:PCLK14	CLK_ROOT.PCLK14_NE
TCELL3:PCLK15	CLK_ROOT.PCLK15_NE
TCELL3:IMUX_A0	DCC_NE0.CE
TCELL3:IMUX_A1	CLKTEST.TESTIN6
TCELL3:IMUX_A2	CLKTEST.TESTIN7
TCELL3:IMUX_B0	CLKTEST.TESTIN8
TCELL3:IMUX_B1	CLKTEST.TESTIN9
TCELL3:IMUX_B2	CLKTEST.TESTIN10
TCELL3:IMUX_B3	CLKTEST.TESTIN11
TCELL3:IMUX_D7	DCC_NE0.CLKI

Tile CLK_ROOT_L

Cells: 8

Bel DCC_SW0

ecp5 CLK_ROOT_L bel DCC_SW0
Pin	Direction	Wires
CE	input	TCELL2:IMUX_A0
CLKI	input	TCELL2:IMUX_D7

Bel DCC_SE0

ecp5 CLK_ROOT_L bel DCC_SE0
Pin	Direction	Wires
CE	input	TCELL3:IMUX_A0
CLKI	input	TCELL3:IMUX_D7

Bel DCC_NW0

ecp5 CLK_ROOT_L bel DCC_NW0
Pin	Direction	Wires
CE	input	TCELL4:IMUX_A0
CLKI	input	TCELL4:IMUX_D7

Bel DCC_NE0

ecp5 CLK_ROOT_L bel DCC_NE0
Pin	Direction	Wires
CE	input	TCELL5:IMUX_A0
CLKI	input	TCELL5:IMUX_D7

Bel DCS0

ecp5 CLK_ROOT_L bel DCS0
Pin	Direction	Wires
MODESEL	input	TCELL4:IMUX_C0
SEL0	input	TCELL4:IMUX_A3
SEL1	input	TCELL4:IMUX_A4

Bel DCS1

ecp5 CLK_ROOT_L bel DCS1
Pin	Direction	Wires
MODESEL	input	TCELL2:IMUX_C0
SEL0	input	TCELL2:IMUX_A3
SEL1	input	TCELL2:IMUX_A4

Bel CLK_ROOT

ecp5 CLK_ROOT_L bel CLK_ROOT
Pin	Direction	Wires
PCLK0_NE	output	TCELL3:PCLK0
PCLK0_NW	output	TCELL2:PCLK0
PCLK0_SE	output	TCELL1:PCLK0
PCLK0_SW	output	TCELL0:PCLK0
PCLK10_NE	output	TCELL3:PCLK10
PCLK10_NW	output	TCELL2:PCLK10
PCLK10_SE	output	TCELL1:PCLK10
PCLK10_SW	output	TCELL0:PCLK10
PCLK11_NE	output	TCELL3:PCLK11
PCLK11_NW	output	TCELL2:PCLK11
PCLK11_SE	output	TCELL1:PCLK11
PCLK11_SW	output	TCELL0:PCLK11
PCLK12_NE	output	TCELL3:PCLK12
PCLK12_NW	output	TCELL2:PCLK12
PCLK12_SE	output	TCELL1:PCLK12
PCLK12_SW	output	TCELL0:PCLK12
PCLK13_NE	output	TCELL3:PCLK13
PCLK13_NW	output	TCELL2:PCLK13
PCLK13_SE	output	TCELL1:PCLK13
PCLK13_SW	output	TCELL0:PCLK13
PCLK14_NE	output	TCELL3:PCLK14
PCLK14_NW	output	TCELL2:PCLK14
PCLK14_SE	output	TCELL1:PCLK14
PCLK14_SW	output	TCELL0:PCLK14
PCLK15_NE	output	TCELL3:PCLK15
PCLK15_NW	output	TCELL2:PCLK15
PCLK15_SE	output	TCELL1:PCLK15
PCLK15_SW	output	TCELL0:PCLK15
PCLK1_NE	output	TCELL3:PCLK1
PCLK1_NW	output	TCELL2:PCLK1
PCLK1_SE	output	TCELL1:PCLK1
PCLK1_SW	output	TCELL0:PCLK1
PCLK2_NE	output	TCELL3:PCLK2
PCLK2_NW	output	TCELL2:PCLK2
PCLK2_SE	output	TCELL1:PCLK2
PCLK2_SW	output	TCELL0:PCLK2
PCLK3_NE	output	TCELL3:PCLK3
PCLK3_NW	output	TCELL2:PCLK3
PCLK3_SE	output	TCELL1:PCLK3
PCLK3_SW	output	TCELL0:PCLK3
PCLK4_NE	output	TCELL3:PCLK4
PCLK4_NW	output	TCELL2:PCLK4
PCLK4_SE	output	TCELL1:PCLK4
PCLK4_SW	output	TCELL0:PCLK4
PCLK5_NE	output	TCELL3:PCLK5
PCLK5_NW	output	TCELL2:PCLK5
PCLK5_SE	output	TCELL1:PCLK5
PCLK5_SW	output	TCELL0:PCLK5
PCLK6_NE	output	TCELL3:PCLK6
PCLK6_NW	output	TCELL2:PCLK6
PCLK6_SE	output	TCELL1:PCLK6
PCLK6_SW	output	TCELL0:PCLK6
PCLK7_NE	output	TCELL3:PCLK7
PCLK7_NW	output	TCELL2:PCLK7
PCLK7_SE	output	TCELL1:PCLK7
PCLK7_SW	output	TCELL0:PCLK7
PCLK8_NE	output	TCELL3:PCLK8
PCLK8_NW	output	TCELL2:PCLK8
PCLK8_SE	output	TCELL1:PCLK8
PCLK8_SW	output	TCELL0:PCLK8
PCLK9_NE	output	TCELL3:PCLK9
PCLK9_NW	output	TCELL2:PCLK9
PCLK9_SE	output	TCELL1:PCLK9
PCLK9_SW	output	TCELL0:PCLK9

Bel CLKTEST

ecp5 CLK_ROOT_L bel CLKTEST
Pin	Direction	Wires
TESTIN0	input	TCELL4:IMUX_A1
TESTIN1	input	TCELL4:IMUX_A2
TESTIN10	input	TCELL5:IMUX_B2
TESTIN11	input	TCELL5:IMUX_B3
TESTIN12	input	TCELL2:IMUX_A1
TESTIN13	input	TCELL2:IMUX_A2
TESTIN14	input	TCELL2:IMUX_B0
TESTIN15	input	TCELL2:IMUX_B1
TESTIN16	input	TCELL2:IMUX_B2
TESTIN17	input	TCELL2:IMUX_B3
TESTIN18	input	TCELL3:IMUX_A1
TESTIN19	input	TCELL3:IMUX_A2
TESTIN2	input	TCELL4:IMUX_B0
TESTIN20	input	TCELL3:IMUX_B0
TESTIN21	input	TCELL3:IMUX_B1
TESTIN22	input	TCELL3:IMUX_B2
TESTIN23	input	TCELL3:IMUX_B3
TESTIN3	input	TCELL4:IMUX_B1
TESTIN4	input	TCELL4:IMUX_B2
TESTIN5	input	TCELL4:IMUX_B3
TESTIN6	input	TCELL5:IMUX_A1
TESTIN7	input	TCELL5:IMUX_A2
TESTIN8	input	TCELL5:IMUX_B0
TESTIN9	input	TCELL5:IMUX_B1

Bel wires

ecp5 CLK_ROOT_L bel wires
Wire	Pins
TCELL0:PCLK0	CLK_ROOT.PCLK0_SW
TCELL0:PCLK1	CLK_ROOT.PCLK1_SW
TCELL0:PCLK2	CLK_ROOT.PCLK2_SW
TCELL0:PCLK3	CLK_ROOT.PCLK3_SW
TCELL0:PCLK4	CLK_ROOT.PCLK4_SW
TCELL0:PCLK5	CLK_ROOT.PCLK5_SW
TCELL0:PCLK6	CLK_ROOT.PCLK6_SW
TCELL0:PCLK7	CLK_ROOT.PCLK7_SW
TCELL0:PCLK8	CLK_ROOT.PCLK8_SW
TCELL0:PCLK9	CLK_ROOT.PCLK9_SW
TCELL0:PCLK10	CLK_ROOT.PCLK10_SW
TCELL0:PCLK11	CLK_ROOT.PCLK11_SW
TCELL0:PCLK12	CLK_ROOT.PCLK12_SW
TCELL0:PCLK13	CLK_ROOT.PCLK13_SW
TCELL0:PCLK14	CLK_ROOT.PCLK14_SW
TCELL0:PCLK15	CLK_ROOT.PCLK15_SW
TCELL1:PCLK0	CLK_ROOT.PCLK0_SE
TCELL1:PCLK1	CLK_ROOT.PCLK1_SE
TCELL1:PCLK2	CLK_ROOT.PCLK2_SE
TCELL1:PCLK3	CLK_ROOT.PCLK3_SE
TCELL1:PCLK4	CLK_ROOT.PCLK4_SE
TCELL1:PCLK5	CLK_ROOT.PCLK5_SE
TCELL1:PCLK6	CLK_ROOT.PCLK6_SE
TCELL1:PCLK7	CLK_ROOT.PCLK7_SE
TCELL1:PCLK8	CLK_ROOT.PCLK8_SE
TCELL1:PCLK9	CLK_ROOT.PCLK9_SE
TCELL1:PCLK10	CLK_ROOT.PCLK10_SE
TCELL1:PCLK11	CLK_ROOT.PCLK11_SE
TCELL1:PCLK12	CLK_ROOT.PCLK12_SE
TCELL1:PCLK13	CLK_ROOT.PCLK13_SE
TCELL1:PCLK14	CLK_ROOT.PCLK14_SE
TCELL1:PCLK15	CLK_ROOT.PCLK15_SE
TCELL2:PCLK0	CLK_ROOT.PCLK0_NW
TCELL2:PCLK1	CLK_ROOT.PCLK1_NW
TCELL2:PCLK2	CLK_ROOT.PCLK2_NW
TCELL2:PCLK3	CLK_ROOT.PCLK3_NW
TCELL2:PCLK4	CLK_ROOT.PCLK4_NW
TCELL2:PCLK5	CLK_ROOT.PCLK5_NW
TCELL2:PCLK6	CLK_ROOT.PCLK6_NW
TCELL2:PCLK7	CLK_ROOT.PCLK7_NW
TCELL2:PCLK8	CLK_ROOT.PCLK8_NW
TCELL2:PCLK9	CLK_ROOT.PCLK9_NW
TCELL2:PCLK10	CLK_ROOT.PCLK10_NW
TCELL2:PCLK11	CLK_ROOT.PCLK11_NW
TCELL2:PCLK12	CLK_ROOT.PCLK12_NW
TCELL2:PCLK13	CLK_ROOT.PCLK13_NW
TCELL2:PCLK14	CLK_ROOT.PCLK14_NW
TCELL2:PCLK15	CLK_ROOT.PCLK15_NW
TCELL2:IMUX_A0	DCC_SW0.CE
TCELL2:IMUX_A1	CLKTEST.TESTIN12
TCELL2:IMUX_A2	CLKTEST.TESTIN13
TCELL2:IMUX_A3	DCS1.SEL0
TCELL2:IMUX_A4	DCS1.SEL1
TCELL2:IMUX_B0	CLKTEST.TESTIN14
TCELL2:IMUX_B1	CLKTEST.TESTIN15
TCELL2:IMUX_B2	CLKTEST.TESTIN16
TCELL2:IMUX_B3	CLKTEST.TESTIN17
TCELL2:IMUX_C0	DCS1.MODESEL
TCELL2:IMUX_D7	DCC_SW0.CLKI
TCELL3:PCLK0	CLK_ROOT.PCLK0_NE
TCELL3:PCLK1	CLK_ROOT.PCLK1_NE
TCELL3:PCLK2	CLK_ROOT.PCLK2_NE
TCELL3:PCLK3	CLK_ROOT.PCLK3_NE
TCELL3:PCLK4	CLK_ROOT.PCLK4_NE
TCELL3:PCLK5	CLK_ROOT.PCLK5_NE
TCELL3:PCLK6	CLK_ROOT.PCLK6_NE
TCELL3:PCLK7	CLK_ROOT.PCLK7_NE
TCELL3:PCLK8	CLK_ROOT.PCLK8_NE
TCELL3:PCLK9	CLK_ROOT.PCLK9_NE
TCELL3:PCLK10	CLK_ROOT.PCLK10_NE
TCELL3:PCLK11	CLK_ROOT.PCLK11_NE
TCELL3:PCLK12	CLK_ROOT.PCLK12_NE
TCELL3:PCLK13	CLK_ROOT.PCLK13_NE
TCELL3:PCLK14	CLK_ROOT.PCLK14_NE
TCELL3:PCLK15	CLK_ROOT.PCLK15_NE
TCELL3:IMUX_A0	DCC_SE0.CE
TCELL3:IMUX_A1	CLKTEST.TESTIN18
TCELL3:IMUX_A2	CLKTEST.TESTIN19
TCELL3:IMUX_B0	CLKTEST.TESTIN20
TCELL3:IMUX_B1	CLKTEST.TESTIN21
TCELL3:IMUX_B2	CLKTEST.TESTIN22
TCELL3:IMUX_B3	CLKTEST.TESTIN23
TCELL3:IMUX_D7	DCC_SE0.CLKI
TCELL4:IMUX_A0	DCC_NW0.CE
TCELL4:IMUX_A1	CLKTEST.TESTIN0
TCELL4:IMUX_A2	CLKTEST.TESTIN1
TCELL4:IMUX_A3	DCS0.SEL0
TCELL4:IMUX_A4	DCS0.SEL1
TCELL4:IMUX_B0	CLKTEST.TESTIN2
TCELL4:IMUX_B1	CLKTEST.TESTIN3
TCELL4:IMUX_B2	CLKTEST.TESTIN4
TCELL4:IMUX_B3	CLKTEST.TESTIN5
TCELL4:IMUX_C0	DCS0.MODESEL
TCELL4:IMUX_D7	DCC_NW0.CLKI
TCELL5:IMUX_A0	DCC_NE0.CE
TCELL5:IMUX_A1	CLKTEST.TESTIN6
TCELL5:IMUX_A2	CLKTEST.TESTIN7
TCELL5:IMUX_B0	CLKTEST.TESTIN8
TCELL5:IMUX_B1	CLKTEST.TESTIN9
TCELL5:IMUX_B2	CLKTEST.TESTIN10
TCELL5:IMUX_B3	CLKTEST.TESTIN11
TCELL5:IMUX_D7	DCC_NE0.CLKI

Keyboard shortcuts

Project Combine