Keyboard shortcuts

Press ← or → to navigate between chapters

Press ? to show this help

Press Esc to hide this help

Phase-Locked Loops

Tile PLL_SW

Cells: 2

Bel PLL0

ecp5 PLL_SW bel PLL0
PinDirectionWires
CLKFBinputCELL1.IMUX_CLK0
CLKOPoutputCELL0.OUT_F0
CLKOSoutputCELL0.OUT_F2
CLKOS2outputCELL0.OUT_F4
CLKOS3outputCELL0.OUT_F6
ENCLKOPinputCELL0.IMUX_D2
ENCLKOSinputCELL0.IMUX_A3
ENCLKOS2inputCELL0.IMUX_B3
ENCLKOS3inputCELL0.IMUX_C3
INTLOCKoutputCELL0.OUT_Q4
LOCKoutputCELL0.OUT_Q2
PHASEDIRinputCELL0.IMUX_D4
PHASELOADREGinputCELL0.IMUX_D3
PHASESEL0inputCELL0.IMUX_B4
PHASESEL1inputCELL0.IMUX_A4
PHASESTEPinputCELL0.IMUX_C4
PLLWAKESYNCinputCELL0.IMUX_C2
REFCLKoutputCELL0.OUT_Q0
RSTinputCELL0.IMUX_B1
STDBYinputCELL0.IMUX_LSR0

Bel PLLREFCS0

ecp5 PLL_SW bel PLLREFCS0
PinDirectionWires
CLK0inputCELL0.IMUX_CLK0
CLK1inputCELL0.IMUX_CLK1
SELinputCELL0.IMUX_B2

Bel wires

ecp5 PLL_SW bel wires
WirePins
CELL0.IMUX_A3PLL0.ENCLKOS
CELL0.IMUX_A4PLL0.PHASESEL1
CELL0.IMUX_B1PLL0.RST
CELL0.IMUX_B2PLLREFCS0.SEL
CELL0.IMUX_B3PLL0.ENCLKOS2
CELL0.IMUX_B4PLL0.PHASESEL0
CELL0.IMUX_C2PLL0.PLLWAKESYNC
CELL0.IMUX_C3PLL0.ENCLKOS3
CELL0.IMUX_C4PLL0.PHASESTEP
CELL0.IMUX_D2PLL0.ENCLKOP
CELL0.IMUX_D3PLL0.PHASELOADREG
CELL0.IMUX_D4PLL0.PHASEDIR
CELL0.IMUX_CLK0PLLREFCS0.CLK0
CELL0.IMUX_CLK1PLLREFCS0.CLK1
CELL0.IMUX_LSR0PLL0.STDBY
CELL0.OUT_F0PLL0.CLKOP
CELL0.OUT_F2PLL0.CLKOS
CELL0.OUT_F4PLL0.CLKOS2
CELL0.OUT_F6PLL0.CLKOS3
CELL0.OUT_Q0PLL0.REFCLK
CELL0.OUT_Q2PLL0.LOCK
CELL0.OUT_Q4PLL0.INTLOCK
CELL1.IMUX_CLK0PLL0.CLKFB

Tile PLL_SE

Cells: 2

Bel PLL0

ecp5 PLL_SE bel PLL0
PinDirectionWires
CLKFBinputCELL1.IMUX_CLK0
CLKOPoutputCELL0.OUT_F0
CLKOSoutputCELL0.OUT_F2
CLKOS2outputCELL0.OUT_F4
CLKOS3outputCELL0.OUT_F6
ENCLKOPinputCELL0.IMUX_D2
ENCLKOSinputCELL0.IMUX_A3
ENCLKOS2inputCELL0.IMUX_B3
ENCLKOS3inputCELL0.IMUX_C3
INTLOCKoutputCELL0.OUT_Q4
LOCKoutputCELL0.OUT_Q2
PHASEDIRinputCELL0.IMUX_D4
PHASELOADREGinputCELL0.IMUX_D3
PHASESEL0inputCELL0.IMUX_B4
PHASESEL1inputCELL0.IMUX_A4
PHASESTEPinputCELL0.IMUX_C4
PLLWAKESYNCinputCELL0.IMUX_C2
REFCLKoutputCELL0.OUT_Q0
RSTinputCELL0.IMUX_B1
STDBYinputCELL0.IMUX_LSR0

Bel PLLREFCS0

ecp5 PLL_SE bel PLLREFCS0
PinDirectionWires
CLK0inputCELL0.IMUX_CLK0
CLK1inputCELL0.IMUX_CLK1
SELinputCELL0.IMUX_B2

Bel wires

ecp5 PLL_SE bel wires
WirePins
CELL0.IMUX_A3PLL0.ENCLKOS
CELL0.IMUX_A4PLL0.PHASESEL1
CELL0.IMUX_B1PLL0.RST
CELL0.IMUX_B2PLLREFCS0.SEL
CELL0.IMUX_B3PLL0.ENCLKOS2
CELL0.IMUX_B4PLL0.PHASESEL0
CELL0.IMUX_C2PLL0.PLLWAKESYNC
CELL0.IMUX_C3PLL0.ENCLKOS3
CELL0.IMUX_C4PLL0.PHASESTEP
CELL0.IMUX_D2PLL0.ENCLKOP
CELL0.IMUX_D3PLL0.PHASELOADREG
CELL0.IMUX_D4PLL0.PHASEDIR
CELL0.IMUX_CLK0PLLREFCS0.CLK0
CELL0.IMUX_CLK1PLLREFCS0.CLK1
CELL0.IMUX_LSR0PLL0.STDBY
CELL0.OUT_F0PLL0.CLKOP
CELL0.OUT_F2PLL0.CLKOS
CELL0.OUT_F4PLL0.CLKOS2
CELL0.OUT_F6PLL0.CLKOS3
CELL0.OUT_Q0PLL0.REFCLK
CELL0.OUT_Q2PLL0.LOCK
CELL0.OUT_Q4PLL0.INTLOCK
CELL1.IMUX_CLK0PLL0.CLKFB

Tile PLL_NW

Cells: 2

Bel PLL0

ecp5 PLL_NW bel PLL0
PinDirectionWires
CLKFBinputCELL1.IMUX_CLK0
CLKOPoutputCELL0.OUT_F0
CLKOSoutputCELL0.OUT_F2
CLKOS2outputCELL0.OUT_F4
CLKOS3outputCELL0.OUT_F6
ENCLKOPinputCELL0.IMUX_D2
ENCLKOSinputCELL0.IMUX_A3
ENCLKOS2inputCELL0.IMUX_B3
ENCLKOS3inputCELL0.IMUX_C3
INTLOCKoutputCELL0.OUT_Q4
LOCKoutputCELL0.OUT_Q2
PHASEDIRinputCELL0.IMUX_D4
PHASELOADREGinputCELL0.IMUX_D3
PHASESEL0inputCELL0.IMUX_B4
PHASESEL1inputCELL0.IMUX_A4
PHASESTEPinputCELL0.IMUX_C4
PLLWAKESYNCinputCELL0.IMUX_C2
REFCLKoutputCELL0.OUT_Q0
RSTinputCELL0.IMUX_B1
STDBYinputCELL0.IMUX_LSR0

Bel PLLREFCS0

ecp5 PLL_NW bel PLLREFCS0
PinDirectionWires
CLK0inputCELL0.IMUX_CLK0
CLK1inputCELL0.IMUX_CLK1
SELinputCELL0.IMUX_B2

Bel wires

ecp5 PLL_NW bel wires
WirePins
CELL0.IMUX_A3PLL0.ENCLKOS
CELL0.IMUX_A4PLL0.PHASESEL1
CELL0.IMUX_B1PLL0.RST
CELL0.IMUX_B2PLLREFCS0.SEL
CELL0.IMUX_B3PLL0.ENCLKOS2
CELL0.IMUX_B4PLL0.PHASESEL0
CELL0.IMUX_C2PLL0.PLLWAKESYNC
CELL0.IMUX_C3PLL0.ENCLKOS3
CELL0.IMUX_C4PLL0.PHASESTEP
CELL0.IMUX_D2PLL0.ENCLKOP
CELL0.IMUX_D3PLL0.PHASELOADREG
CELL0.IMUX_D4PLL0.PHASEDIR
CELL0.IMUX_CLK0PLLREFCS0.CLK0
CELL0.IMUX_CLK1PLLREFCS0.CLK1
CELL0.IMUX_LSR0PLL0.STDBY
CELL0.OUT_F0PLL0.CLKOP
CELL0.OUT_F2PLL0.CLKOS
CELL0.OUT_F4PLL0.CLKOS2
CELL0.OUT_F6PLL0.CLKOS3
CELL0.OUT_Q0PLL0.REFCLK
CELL0.OUT_Q2PLL0.LOCK
CELL0.OUT_Q4PLL0.INTLOCK
CELL1.IMUX_CLK0PLL0.CLKFB

Tile PLL_NE

Cells: 2

Bel PLL0

ecp5 PLL_NE bel PLL0
PinDirectionWires
CLKFBinputCELL1.IMUX_CLK0
CLKOPoutputCELL0.OUT_F0
CLKOSoutputCELL0.OUT_F2
CLKOS2outputCELL0.OUT_F4
CLKOS3outputCELL0.OUT_F6
ENCLKOPinputCELL0.IMUX_D2
ENCLKOSinputCELL0.IMUX_A3
ENCLKOS2inputCELL0.IMUX_B3
ENCLKOS3inputCELL0.IMUX_C3
INTLOCKoutputCELL0.OUT_Q4
LOCKoutputCELL0.OUT_Q2
PHASEDIRinputCELL0.IMUX_D4
PHASELOADREGinputCELL0.IMUX_D3
PHASESEL0inputCELL0.IMUX_B4
PHASESEL1inputCELL0.IMUX_A4
PHASESTEPinputCELL0.IMUX_C4
PLLWAKESYNCinputCELL0.IMUX_C2
REFCLKoutputCELL0.OUT_Q0
RSTinputCELL0.IMUX_B1
STDBYinputCELL0.IMUX_LSR0

Bel PLLREFCS0

ecp5 PLL_NE bel PLLREFCS0
PinDirectionWires
CLK0inputCELL0.IMUX_CLK0
CLK1inputCELL0.IMUX_CLK1
SELinputCELL0.IMUX_B2

Bel wires

ecp5 PLL_NE bel wires
WirePins
CELL0.IMUX_A3PLL0.ENCLKOS
CELL0.IMUX_A4PLL0.PHASESEL1
CELL0.IMUX_B1PLL0.RST
CELL0.IMUX_B2PLLREFCS0.SEL
CELL0.IMUX_B3PLL0.ENCLKOS2
CELL0.IMUX_B4PLL0.PHASESEL0
CELL0.IMUX_C2PLL0.PLLWAKESYNC
CELL0.IMUX_C3PLL0.ENCLKOS3
CELL0.IMUX_C4PLL0.PHASESTEP
CELL0.IMUX_D2PLL0.ENCLKOP
CELL0.IMUX_D3PLL0.PHASELOADREG
CELL0.IMUX_D4PLL0.PHASEDIR
CELL0.IMUX_CLK0PLLREFCS0.CLK0
CELL0.IMUX_CLK1PLLREFCS0.CLK1
CELL0.IMUX_LSR0PLL0.STDBY
CELL0.OUT_F0PLL0.CLKOP
CELL0.OUT_F2PLL0.CLKOS
CELL0.OUT_F4PLL0.CLKOS2
CELL0.OUT_F6PLL0.CLKOS3
CELL0.OUT_Q0PLL0.REFCLK
CELL0.OUT_Q2PLL0.LOCK
CELL0.OUT_Q4PLL0.INTLOCK
CELL1.IMUX_CLK0PLL0.CLKFB