Keyboard shortcuts

Press ← or → to navigate between chapters

Press ? to show this help

Press Esc to hide this help

Phase-Locked Loops

Tile PLL_SW

Cells: 2

Bel PLL0

ecp5 PLL_SW bel PLL0
PinDirectionWires
CLKFBinputTCELL1:IMUX_CLK0
CLKOPoutputTCELL0:OUT_F0
CLKOSoutputTCELL0:OUT_F2
CLKOS2outputTCELL0:OUT_F4
CLKOS3outputTCELL0:OUT_F6
ENCLKOPinputTCELL0:IMUX_D2
ENCLKOSinputTCELL0:IMUX_A3
ENCLKOS2inputTCELL0:IMUX_B3
ENCLKOS3inputTCELL0:IMUX_C3
INTLOCKoutputTCELL0:OUT_Q4
LOCKoutputTCELL0:OUT_Q2
PHASEDIRinputTCELL0:IMUX_D4
PHASELOADREGinputTCELL0:IMUX_D3
PHASESEL0inputTCELL0:IMUX_B4
PHASESEL1inputTCELL0:IMUX_A4
PHASESTEPinputTCELL0:IMUX_C4
PLLWAKESYNCinputTCELL0:IMUX_C2
REFCLKoutputTCELL0:OUT_Q0
RSTinputTCELL0:IMUX_B1
STDBYinputTCELL0:IMUX_LSR0

Bel PLLREFCS0

ecp5 PLL_SW bel PLLREFCS0
PinDirectionWires
CLK0inputTCELL0:IMUX_CLK0
CLK1inputTCELL0:IMUX_CLK1
SELinputTCELL0:IMUX_B2

Bel wires

ecp5 PLL_SW bel wires
WirePins
TCELL0:IMUX_A3PLL0.ENCLKOS
TCELL0:IMUX_A4PLL0.PHASESEL1
TCELL0:IMUX_B1PLL0.RST
TCELL0:IMUX_B2PLLREFCS0.SEL
TCELL0:IMUX_B3PLL0.ENCLKOS2
TCELL0:IMUX_B4PLL0.PHASESEL0
TCELL0:IMUX_C2PLL0.PLLWAKESYNC
TCELL0:IMUX_C3PLL0.ENCLKOS3
TCELL0:IMUX_C4PLL0.PHASESTEP
TCELL0:IMUX_D2PLL0.ENCLKOP
TCELL0:IMUX_D3PLL0.PHASELOADREG
TCELL0:IMUX_D4PLL0.PHASEDIR
TCELL0:IMUX_CLK0PLLREFCS0.CLK0
TCELL0:IMUX_CLK1PLLREFCS0.CLK1
TCELL0:IMUX_LSR0PLL0.STDBY
TCELL0:OUT_F0PLL0.CLKOP
TCELL0:OUT_F2PLL0.CLKOS
TCELL0:OUT_F4PLL0.CLKOS2
TCELL0:OUT_F6PLL0.CLKOS3
TCELL0:OUT_Q0PLL0.REFCLK
TCELL0:OUT_Q2PLL0.LOCK
TCELL0:OUT_Q4PLL0.INTLOCK
TCELL1:IMUX_CLK0PLL0.CLKFB

Tile PLL_SE

Cells: 2

Bel PLL0

ecp5 PLL_SE bel PLL0
PinDirectionWires
CLKFBinputTCELL1:IMUX_CLK0
CLKOPoutputTCELL0:OUT_F0
CLKOSoutputTCELL0:OUT_F2
CLKOS2outputTCELL0:OUT_F4
CLKOS3outputTCELL0:OUT_F6
ENCLKOPinputTCELL0:IMUX_D2
ENCLKOSinputTCELL0:IMUX_A3
ENCLKOS2inputTCELL0:IMUX_B3
ENCLKOS3inputTCELL0:IMUX_C3
INTLOCKoutputTCELL0:OUT_Q4
LOCKoutputTCELL0:OUT_Q2
PHASEDIRinputTCELL0:IMUX_D4
PHASELOADREGinputTCELL0:IMUX_D3
PHASESEL0inputTCELL0:IMUX_B4
PHASESEL1inputTCELL0:IMUX_A4
PHASESTEPinputTCELL0:IMUX_C4
PLLWAKESYNCinputTCELL0:IMUX_C2
REFCLKoutputTCELL0:OUT_Q0
RSTinputTCELL0:IMUX_B1
STDBYinputTCELL0:IMUX_LSR0

Bel PLLREFCS0

ecp5 PLL_SE bel PLLREFCS0
PinDirectionWires
CLK0inputTCELL0:IMUX_CLK0
CLK1inputTCELL0:IMUX_CLK1
SELinputTCELL0:IMUX_B2

Bel wires

ecp5 PLL_SE bel wires
WirePins
TCELL0:IMUX_A3PLL0.ENCLKOS
TCELL0:IMUX_A4PLL0.PHASESEL1
TCELL0:IMUX_B1PLL0.RST
TCELL0:IMUX_B2PLLREFCS0.SEL
TCELL0:IMUX_B3PLL0.ENCLKOS2
TCELL0:IMUX_B4PLL0.PHASESEL0
TCELL0:IMUX_C2PLL0.PLLWAKESYNC
TCELL0:IMUX_C3PLL0.ENCLKOS3
TCELL0:IMUX_C4PLL0.PHASESTEP
TCELL0:IMUX_D2PLL0.ENCLKOP
TCELL0:IMUX_D3PLL0.PHASELOADREG
TCELL0:IMUX_D4PLL0.PHASEDIR
TCELL0:IMUX_CLK0PLLREFCS0.CLK0
TCELL0:IMUX_CLK1PLLREFCS0.CLK1
TCELL0:IMUX_LSR0PLL0.STDBY
TCELL0:OUT_F0PLL0.CLKOP
TCELL0:OUT_F2PLL0.CLKOS
TCELL0:OUT_F4PLL0.CLKOS2
TCELL0:OUT_F6PLL0.CLKOS3
TCELL0:OUT_Q0PLL0.REFCLK
TCELL0:OUT_Q2PLL0.LOCK
TCELL0:OUT_Q4PLL0.INTLOCK
TCELL1:IMUX_CLK0PLL0.CLKFB

Tile PLL_NW

Cells: 2

Bel PLL0

ecp5 PLL_NW bel PLL0
PinDirectionWires
CLKFBinputTCELL1:IMUX_CLK0
CLKOPoutputTCELL0:OUT_F0
CLKOSoutputTCELL0:OUT_F2
CLKOS2outputTCELL0:OUT_F4
CLKOS3outputTCELL0:OUT_F6
ENCLKOPinputTCELL0:IMUX_D2
ENCLKOSinputTCELL0:IMUX_A3
ENCLKOS2inputTCELL0:IMUX_B3
ENCLKOS3inputTCELL0:IMUX_C3
INTLOCKoutputTCELL0:OUT_Q4
LOCKoutputTCELL0:OUT_Q2
PHASEDIRinputTCELL0:IMUX_D4
PHASELOADREGinputTCELL0:IMUX_D3
PHASESEL0inputTCELL0:IMUX_B4
PHASESEL1inputTCELL0:IMUX_A4
PHASESTEPinputTCELL0:IMUX_C4
PLLWAKESYNCinputTCELL0:IMUX_C2
REFCLKoutputTCELL0:OUT_Q0
RSTinputTCELL0:IMUX_B1
STDBYinputTCELL0:IMUX_LSR0

Bel PLLREFCS0

ecp5 PLL_NW bel PLLREFCS0
PinDirectionWires
CLK0inputTCELL0:IMUX_CLK0
CLK1inputTCELL0:IMUX_CLK1
SELinputTCELL0:IMUX_B2

Bel wires

ecp5 PLL_NW bel wires
WirePins
TCELL0:IMUX_A3PLL0.ENCLKOS
TCELL0:IMUX_A4PLL0.PHASESEL1
TCELL0:IMUX_B1PLL0.RST
TCELL0:IMUX_B2PLLREFCS0.SEL
TCELL0:IMUX_B3PLL0.ENCLKOS2
TCELL0:IMUX_B4PLL0.PHASESEL0
TCELL0:IMUX_C2PLL0.PLLWAKESYNC
TCELL0:IMUX_C3PLL0.ENCLKOS3
TCELL0:IMUX_C4PLL0.PHASESTEP
TCELL0:IMUX_D2PLL0.ENCLKOP
TCELL0:IMUX_D3PLL0.PHASELOADREG
TCELL0:IMUX_D4PLL0.PHASEDIR
TCELL0:IMUX_CLK0PLLREFCS0.CLK0
TCELL0:IMUX_CLK1PLLREFCS0.CLK1
TCELL0:IMUX_LSR0PLL0.STDBY
TCELL0:OUT_F0PLL0.CLKOP
TCELL0:OUT_F2PLL0.CLKOS
TCELL0:OUT_F4PLL0.CLKOS2
TCELL0:OUT_F6PLL0.CLKOS3
TCELL0:OUT_Q0PLL0.REFCLK
TCELL0:OUT_Q2PLL0.LOCK
TCELL0:OUT_Q4PLL0.INTLOCK
TCELL1:IMUX_CLK0PLL0.CLKFB

Tile PLL_NE

Cells: 2

Bel PLL0

ecp5 PLL_NE bel PLL0
PinDirectionWires
CLKFBinputTCELL1:IMUX_CLK0
CLKOPoutputTCELL0:OUT_F0
CLKOSoutputTCELL0:OUT_F2
CLKOS2outputTCELL0:OUT_F4
CLKOS3outputTCELL0:OUT_F6
ENCLKOPinputTCELL0:IMUX_D2
ENCLKOSinputTCELL0:IMUX_A3
ENCLKOS2inputTCELL0:IMUX_B3
ENCLKOS3inputTCELL0:IMUX_C3
INTLOCKoutputTCELL0:OUT_Q4
LOCKoutputTCELL0:OUT_Q2
PHASEDIRinputTCELL0:IMUX_D4
PHASELOADREGinputTCELL0:IMUX_D3
PHASESEL0inputTCELL0:IMUX_B4
PHASESEL1inputTCELL0:IMUX_A4
PHASESTEPinputTCELL0:IMUX_C4
PLLWAKESYNCinputTCELL0:IMUX_C2
REFCLKoutputTCELL0:OUT_Q0
RSTinputTCELL0:IMUX_B1
STDBYinputTCELL0:IMUX_LSR0

Bel PLLREFCS0

ecp5 PLL_NE bel PLLREFCS0
PinDirectionWires
CLK0inputTCELL0:IMUX_CLK0
CLK1inputTCELL0:IMUX_CLK1
SELinputTCELL0:IMUX_B2

Bel wires

ecp5 PLL_NE bel wires
WirePins
TCELL0:IMUX_A3PLL0.ENCLKOS
TCELL0:IMUX_A4PLL0.PHASESEL1
TCELL0:IMUX_B1PLL0.RST
TCELL0:IMUX_B2PLLREFCS0.SEL
TCELL0:IMUX_B3PLL0.ENCLKOS2
TCELL0:IMUX_B4PLL0.PHASESEL0
TCELL0:IMUX_C2PLL0.PLLWAKESYNC
TCELL0:IMUX_C3PLL0.ENCLKOS3
TCELL0:IMUX_C4PLL0.PHASESTEP
TCELL0:IMUX_D2PLL0.ENCLKOP
TCELL0:IMUX_D3PLL0.PHASELOADREG
TCELL0:IMUX_D4PLL0.PHASEDIR
TCELL0:IMUX_CLK0PLLREFCS0.CLK0
TCELL0:IMUX_CLK1PLLREFCS0.CLK1
TCELL0:IMUX_LSR0PLL0.STDBY
TCELL0:OUT_F0PLL0.CLKOP
TCELL0:OUT_F2PLL0.CLKOS
TCELL0:OUT_F4PLL0.CLKOS2
TCELL0:OUT_F6PLL0.CLKOS3
TCELL0:OUT_Q0PLL0.REFCLK
TCELL0:OUT_Q2PLL0.LOCK
TCELL0:OUT_Q4PLL0.INTLOCK
TCELL1:IMUX_CLK0PLL0.CLKFB