Keyboard shortcuts

Press ← or → to navigate between chapters

Press ? to show this help

Press Esc to hide this help

Phase-Locked Loops

Tile PLL_W

Cells: 2

Bel PLL0

machxo2 PLL_W bel PLL0
PinDirectionWires
CLKFB1inputTCELL0:IMUX_CLK1
CLKOPoutputTCELL0:OUT_F0
CLKOSoutputTCELL0:OUT_F2
CLKOS2outputTCELL0:OUT_F4
CLKOS3outputTCELL0:OUT_F6
DPHSRCoutputTCELL0:OUT_Q6
ENCLKOPinputTCELL0:IMUX_D2
ENCLKOSinputTCELL0:IMUX_A3
ENCLKOS2inputTCELL0:IMUX_B3
ENCLKOS3inputTCELL0:IMUX_C3
INTLOCKoutputTCELL0:OUT_Q4
LOADREGinputTCELL0:IMUX_D3
LOCKoutputTCELL0:OUT_Q2
PHASEDIRinputTCELL0:IMUX_D4
PHASESEL0inputTCELL0:IMUX_B4
PHASESEL1inputTCELL0:IMUX_A4
PHASESTEPinputTCELL0:IMUX_C4
PLLWAKESYNCinputTCELL0:IMUX_C2
REFCLKoutputTCELL0:OUT_Q0
RESETCinputTCELL0:IMUX_D1
RESETDinputTCELL0:IMUX_A2
RESETMinputTCELL0:IMUX_C1
RSTinputTCELL0:IMUX_B1
STDBYinputTCELL0:IMUX_LSR0

Bel PLLREFCS0

machxo2 PLL_W bel PLLREFCS0
PinDirectionWires
REFCLK1_0inputTCELL0:IMUX_A0
REFCLK1_1inputTCELL1:IMUX_A0
REFCLK2_0inputTCELL0:IMUX_CLK0
REFCLK2_1inputTCELL1:IMUX_CLK0
SELinputTCELL0:IMUX_B2

Bel wires

machxo2 PLL_W bel wires
WirePins
TCELL0:IMUX_A0PLLREFCS0.REFCLK1_0
TCELL0:IMUX_A2PLL0.RESETD
TCELL0:IMUX_A3PLL0.ENCLKOS
TCELL0:IMUX_A4PLL0.PHASESEL1
TCELL0:IMUX_B1PLL0.RST
TCELL0:IMUX_B2PLLREFCS0.SEL
TCELL0:IMUX_B3PLL0.ENCLKOS2
TCELL0:IMUX_B4PLL0.PHASESEL0
TCELL0:IMUX_C1PLL0.RESETM
TCELL0:IMUX_C2PLL0.PLLWAKESYNC
TCELL0:IMUX_C3PLL0.ENCLKOS3
TCELL0:IMUX_C4PLL0.PHASESTEP
TCELL0:IMUX_D1PLL0.RESETC
TCELL0:IMUX_D2PLL0.ENCLKOP
TCELL0:IMUX_D3PLL0.LOADREG
TCELL0:IMUX_D4PLL0.PHASEDIR
TCELL0:IMUX_CLK0PLLREFCS0.REFCLK2_0
TCELL0:IMUX_CLK1PLL0.CLKFB1
TCELL0:IMUX_LSR0PLL0.STDBY
TCELL0:OUT_F0PLL0.CLKOP
TCELL0:OUT_F2PLL0.CLKOS
TCELL0:OUT_F4PLL0.CLKOS2
TCELL0:OUT_F6PLL0.CLKOS3
TCELL0:OUT_Q0PLL0.REFCLK
TCELL0:OUT_Q2PLL0.LOCK
TCELL0:OUT_Q4PLL0.INTLOCK
TCELL0:OUT_Q6PLL0.DPHSRC
TCELL1:IMUX_A0PLLREFCS0.REFCLK1_1
TCELL1:IMUX_CLK0PLLREFCS0.REFCLK2_1

Tile PLL_E

Cells: 2

Bel PLL0

machxo2 PLL_E bel PLL0
PinDirectionWires
CLKFB1inputTCELL0:IMUX_CLK1
CLKOPoutputTCELL0:OUT_F0
CLKOSoutputTCELL0:OUT_F2
CLKOS2outputTCELL0:OUT_F4
CLKOS3outputTCELL0:OUT_F6
DPHSRCoutputTCELL0:OUT_Q6
ENCLKOPinputTCELL0:IMUX_D2
ENCLKOSinputTCELL0:IMUX_A3
ENCLKOS2inputTCELL0:IMUX_B3
ENCLKOS3inputTCELL0:IMUX_C3
INTLOCKoutputTCELL0:OUT_Q4
LOADREGinputTCELL0:IMUX_D3
LOCKoutputTCELL0:OUT_Q2
PHASEDIRinputTCELL0:IMUX_D4
PHASESEL0inputTCELL0:IMUX_B4
PHASESEL1inputTCELL0:IMUX_A4
PHASESTEPinputTCELL0:IMUX_C4
PLLWAKESYNCinputTCELL0:IMUX_C2
REFCLKoutputTCELL0:OUT_Q0
RESETCinputTCELL0:IMUX_D1
RESETDinputTCELL0:IMUX_A2
RESETMinputTCELL0:IMUX_C1
RSTinputTCELL0:IMUX_B1
STDBYinputTCELL0:IMUX_LSR0

Bel PLLREFCS0

machxo2 PLL_E bel PLLREFCS0
PinDirectionWires
REFCLK1_0inputTCELL0:IMUX_A0
REFCLK1_1inputTCELL1:IMUX_A0
REFCLK2_0inputTCELL0:IMUX_CLK0
REFCLK2_1inputTCELL1:IMUX_CLK0
SELinputTCELL0:IMUX_B2

Bel wires

machxo2 PLL_E bel wires
WirePins
TCELL0:IMUX_A0PLLREFCS0.REFCLK1_0
TCELL0:IMUX_A2PLL0.RESETD
TCELL0:IMUX_A3PLL0.ENCLKOS
TCELL0:IMUX_A4PLL0.PHASESEL1
TCELL0:IMUX_B1PLL0.RST
TCELL0:IMUX_B2PLLREFCS0.SEL
TCELL0:IMUX_B3PLL0.ENCLKOS2
TCELL0:IMUX_B4PLL0.PHASESEL0
TCELL0:IMUX_C1PLL0.RESETM
TCELL0:IMUX_C2PLL0.PLLWAKESYNC
TCELL0:IMUX_C3PLL0.ENCLKOS3
TCELL0:IMUX_C4PLL0.PHASESTEP
TCELL0:IMUX_D1PLL0.RESETC
TCELL0:IMUX_D2PLL0.ENCLKOP
TCELL0:IMUX_D3PLL0.LOADREG
TCELL0:IMUX_D4PLL0.PHASEDIR
TCELL0:IMUX_CLK0PLLREFCS0.REFCLK2_0
TCELL0:IMUX_CLK1PLL0.CLKFB1
TCELL0:IMUX_LSR0PLL0.STDBY
TCELL0:OUT_F0PLL0.CLKOP
TCELL0:OUT_F2PLL0.CLKOS
TCELL0:OUT_F4PLL0.CLKOS2
TCELL0:OUT_F6PLL0.CLKOS3
TCELL0:OUT_Q0PLL0.REFCLK
TCELL0:OUT_Q2PLL0.LOCK
TCELL0:OUT_Q4PLL0.INTLOCK
TCELL0:OUT_Q6PLL0.DPHSRC
TCELL1:IMUX_A0PLLREFCS0.REFCLK1_1
TCELL1:IMUX_CLK0PLLREFCS0.REFCLK2_1