Phase-Locked Loops

Tile PLL_W

Cells: 2

Bel PLL

machxo2 PLL_W bel PLL
Pin	Direction	Wires
CLKFB1	input	TCELL0:IMUX_CLK1
CLKOP	output	TCELL0:OUT_F0
CLKOS	output	TCELL0:OUT_F2
CLKOS2	output	TCELL0:OUT_F4
CLKOS3	output	TCELL0:OUT_F6
DPHSRC	output	TCELL0:OUT_Q6
ENCLKOP	input	TCELL0:IMUX_D2
ENCLKOS	input	TCELL0:IMUX_A3
ENCLKOS2	input	TCELL0:IMUX_B3
ENCLKOS3	input	TCELL0:IMUX_C3
INTLOCK	output	TCELL0:OUT_Q4
LOADREG	input	TCELL0:IMUX_D3
LOCK	output	TCELL0:OUT_Q2
PHASEDIR	input	TCELL0:IMUX_D4
PHASESEL0	input	TCELL0:IMUX_B4
PHASESEL1	input	TCELL0:IMUX_A4
PHASESTEP	input	TCELL0:IMUX_C4
PLLWAKESYNC	input	TCELL0:IMUX_C2
REFCLK	output	TCELL0:OUT_Q0
RESETC	input	TCELL0:IMUX_D1
RESETD	input	TCELL0:IMUX_A2
RESETM	input	TCELL0:IMUX_C1
RST	input	TCELL0:IMUX_B1
STDBY	input	TCELL0:IMUX_LSR0

Bel PLLREFCS

machxo2 PLL_W bel PLLREFCS
Pin	Direction	Wires
REFCLK1_0	input	TCELL0:IMUX_A0
REFCLK1_1	input	TCELL1:IMUX_A0
REFCLK2_0	input	TCELL0:IMUX_CLK0
REFCLK2_1	input	TCELL1:IMUX_CLK0
SEL	input	TCELL0:IMUX_B2

Bel wires

machxo2 PLL_W bel wires
Wire	Pins
TCELL0:IMUX_A0	PLLREFCS.REFCLK1_0
TCELL0:IMUX_A2	PLL.RESETD
TCELL0:IMUX_A3	PLL.ENCLKOS
TCELL0:IMUX_A4	PLL.PHASESEL1
TCELL0:IMUX_B1	PLL.RST
TCELL0:IMUX_B2	PLLREFCS.SEL
TCELL0:IMUX_B3	PLL.ENCLKOS2
TCELL0:IMUX_B4	PLL.PHASESEL0
TCELL0:IMUX_C1	PLL.RESETM
TCELL0:IMUX_C2	PLL.PLLWAKESYNC
TCELL0:IMUX_C3	PLL.ENCLKOS3
TCELL0:IMUX_C4	PLL.PHASESTEP
TCELL0:IMUX_D1	PLL.RESETC
TCELL0:IMUX_D2	PLL.ENCLKOP
TCELL0:IMUX_D3	PLL.LOADREG
TCELL0:IMUX_D4	PLL.PHASEDIR
TCELL0:IMUX_CLK0	PLLREFCS.REFCLK2_0
TCELL0:IMUX_CLK1	PLL.CLKFB1
TCELL0:IMUX_LSR0	PLL.STDBY
TCELL0:OUT_F0	PLL.CLKOP
TCELL0:OUT_F2	PLL.CLKOS
TCELL0:OUT_F4	PLL.CLKOS2
TCELL0:OUT_F6	PLL.CLKOS3
TCELL0:OUT_Q0	PLL.REFCLK
TCELL0:OUT_Q2	PLL.LOCK
TCELL0:OUT_Q4	PLL.INTLOCK
TCELL0:OUT_Q6	PLL.DPHSRC
TCELL1:IMUX_A0	PLLREFCS.REFCLK1_1
TCELL1:IMUX_CLK0	PLLREFCS.REFCLK2_1

Tile PLL_E

Cells: 2

Bel PLL

machxo2 PLL_E bel PLL
Pin	Direction	Wires
CLKFB1	input	TCELL0:IMUX_CLK1
CLKOP	output	TCELL0:OUT_F0
CLKOS	output	TCELL0:OUT_F2
CLKOS2	output	TCELL0:OUT_F4
CLKOS3	output	TCELL0:OUT_F6
DPHSRC	output	TCELL0:OUT_Q6
ENCLKOP	input	TCELL0:IMUX_D2
ENCLKOS	input	TCELL0:IMUX_A3
ENCLKOS2	input	TCELL0:IMUX_B3
ENCLKOS3	input	TCELL0:IMUX_C3
INTLOCK	output	TCELL0:OUT_Q4
LOADREG	input	TCELL0:IMUX_D3
LOCK	output	TCELL0:OUT_Q2
PHASEDIR	input	TCELL0:IMUX_D4
PHASESEL0	input	TCELL0:IMUX_B4
PHASESEL1	input	TCELL0:IMUX_A4
PHASESTEP	input	TCELL0:IMUX_C4
PLLWAKESYNC	input	TCELL0:IMUX_C2
REFCLK	output	TCELL0:OUT_Q0
RESETC	input	TCELL0:IMUX_D1
RESETD	input	TCELL0:IMUX_A2
RESETM	input	TCELL0:IMUX_C1
RST	input	TCELL0:IMUX_B1
STDBY	input	TCELL0:IMUX_LSR0

Bel PLLREFCS

machxo2 PLL_E bel PLLREFCS
Pin	Direction	Wires
REFCLK1_0	input	TCELL0:IMUX_A0
REFCLK1_1	input	TCELL1:IMUX_A0
REFCLK2_0	input	TCELL0:IMUX_CLK0
REFCLK2_1	input	TCELL1:IMUX_CLK0
SEL	input	TCELL0:IMUX_B2

Bel wires

machxo2 PLL_E bel wires
Wire	Pins
TCELL0:IMUX_A0	PLLREFCS.REFCLK1_0
TCELL0:IMUX_A2	PLL.RESETD
TCELL0:IMUX_A3	PLL.ENCLKOS
TCELL0:IMUX_A4	PLL.PHASESEL1
TCELL0:IMUX_B1	PLL.RST
TCELL0:IMUX_B2	PLLREFCS.SEL
TCELL0:IMUX_B3	PLL.ENCLKOS2
TCELL0:IMUX_B4	PLL.PHASESEL0
TCELL0:IMUX_C1	PLL.RESETM
TCELL0:IMUX_C2	PLL.PLLWAKESYNC
TCELL0:IMUX_C3	PLL.ENCLKOS3
TCELL0:IMUX_C4	PLL.PHASESTEP
TCELL0:IMUX_D1	PLL.RESETC
TCELL0:IMUX_D2	PLL.ENCLKOP
TCELL0:IMUX_D3	PLL.LOADREG
TCELL0:IMUX_D4	PLL.PHASEDIR
TCELL0:IMUX_CLK0	PLLREFCS.REFCLK2_0
TCELL0:IMUX_CLK1	PLL.CLKFB1
TCELL0:IMUX_LSR0	PLL.STDBY
TCELL0:OUT_F0	PLL.CLKOP
TCELL0:OUT_F2	PLL.CLKOS
TCELL0:OUT_F4	PLL.CLKOS2
TCELL0:OUT_F6	PLL.CLKOS3
TCELL0:OUT_Q0	PLL.REFCLK
TCELL0:OUT_Q2	PLL.LOCK
TCELL0:OUT_Q4	PLL.INTLOCK
TCELL0:OUT_Q6	PLL.DPHSRC
TCELL1:IMUX_A0	PLLREFCS.REFCLK1_1
TCELL1:IMUX_CLK0	PLLREFCS.REFCLK2_1