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Phase-Locked Loop

Tile PLL_S_P04

Cells: 12

Bel PLL

siliconblue PLL_S_P04 bel PLL
PinDirectionWires
BYPASSinputTCELL8:IMUX.IO.EXTRA
DYNAMICDELAY_0inputTCELL2:IMUX.IO.EXTRA
DYNAMICDELAY_1inputTCELL3:IMUX.IO.EXTRA
DYNAMICDELAY_2inputTCELL4:IMUX.IO.EXTRA
DYNAMICDELAY_3inputTCELL5:IMUX.IO.EXTRA
EXTFEEDBACKinputTCELL7:IMUX.IO.EXTRA
LOCKoutputTCELL0:OUT.LC0, TCELL0:OUT.LC1, TCELL0:OUT.LC2, TCELL0:OUT.LC3, TCELL0:OUT.LC4, TCELL0:OUT.LC5, TCELL0:OUT.LC6, TCELL0:OUT.LC7
REFERENCECLKinputTCELL6:IMUX.IO.EXTRA
RESETinputTCELL9:IMUX.IO.EXTRA
SCLKinputTCELL10:IMUX.IO.EXTRA
SDIinputTCELL11:IMUX.IO.EXTRA
SDOoutputTCELL1:OUT.LC0, TCELL1:OUT.LC1, TCELL1:OUT.LC2, TCELL1:OUT.LC3, TCELL1:OUT.LC4, TCELL1:OUT.LC5, TCELL1:OUT.LC6, TCELL1:OUT.LC7

Bel wires

siliconblue PLL_S_P04 bel wires
WirePins
TCELL0:OUT.LC0PLL.LOCK
TCELL0:OUT.LC1PLL.LOCK
TCELL0:OUT.LC2PLL.LOCK
TCELL0:OUT.LC3PLL.LOCK
TCELL0:OUT.LC4PLL.LOCK
TCELL0:OUT.LC5PLL.LOCK
TCELL0:OUT.LC6PLL.LOCK
TCELL0:OUT.LC7PLL.LOCK
TCELL1:OUT.LC0PLL.SDO
TCELL1:OUT.LC1PLL.SDO
TCELL1:OUT.LC2PLL.SDO
TCELL1:OUT.LC3PLL.SDO
TCELL1:OUT.LC4PLL.SDO
TCELL1:OUT.LC5PLL.SDO
TCELL1:OUT.LC6PLL.SDO
TCELL1:OUT.LC7PLL.SDO
TCELL2:IMUX.IO.EXTRAPLL.DYNAMICDELAY_0
TCELL3:IMUX.IO.EXTRAPLL.DYNAMICDELAY_1
TCELL4:IMUX.IO.EXTRAPLL.DYNAMICDELAY_2
TCELL5:IMUX.IO.EXTRAPLL.DYNAMICDELAY_3
TCELL6:IMUX.IO.EXTRAPLL.REFERENCECLK
TCELL7:IMUX.IO.EXTRAPLL.EXTFEEDBACK
TCELL8:IMUX.IO.EXTRAPLL.BYPASS
TCELL9:IMUX.IO.EXTRAPLL.RESET
TCELL10:IMUX.IO.EXTRAPLL.SCLK
TCELL11:IMUX.IO.EXTRAPLL.SDI

Bitstream

siliconblue PLL_S_P04 bittile 0
FrameBit
0 1
0 PLL:DIVR[0] PLL:DIVR[1]
1 PLL:DIVR[2] PLL:DIVR[3]
2 PLL:DIVF[4] PLL:DIVF[5]
3 PLL:DIVQ[0] PLL:DIVQ[1]
4 PLL:FEEDBACK_PATH[0] PLL:FEEDBACK_PATH[1]
5 PLL:FEEDBACK_PATH[2] PLL:PLLOUT_PHASE[1]
6 PLL:FIXED_DELAY_ADJUSTMENT[0] PLL:DELAY_ADJUSTMENT_MODE[0]
7 PLL:FIXED_DELAY_ADJUSTMENT[1] PLL:DELAY_ADJUSTMENT_MODE[1]
8 PLL:MODE[0] PLL:LATCH_GLOBAL_OUT_A
9 PLL:MODE[2] PLL:LATCH_GLOBAL_OUT_B
siliconblue PLL_S_P04 bittile 1
FrameBit
0 1
0 PLL:DIVF[0] PLL:DIVF[1]
1 PLL:DIVF[2] PLL:DIVF[3]
2 PLL:DIVQ[2] PLL:FILTER_RANGE[0]
3 PLL:FILTER_RANGE[1] PLL:FILTER_RANGE[2]
4 PLL:PLLOUT_PHASE[2] PLL:PLLOUT_PHASE[0]
5 PLL:MODE[1] PLL:TEST_MODE
6 PLL:FIXED_DELAY_ADJUSTMENT[2] PLL:DELAY_ADJUSTMENT_MODE[2]
7 PLL:FIXED_DELAY_ADJUSTMENT[3] PLL:DELAY_ADJUSTMENT_MODE[3]
PLL:DELAY_ADJUSTMENT_MODE 1.7.1 1.6.1 0.7.1 0.6.1
FIXED 0 0 0 0
DYNAMIC 1 1 1 1
PLL:DIVF 0.2.1 0.2.0 1.1.1 1.1.0 1.0.1 1.0.0
non-inverted [5] [4] [3] [2] [1] [0]
PLL:DIVQ 1.2.0 0.3.1 0.3.0
PLL:FILTER_RANGE 1.3.1 1.3.0 1.2.1
non-inverted [2] [1] [0]
PLL:DIVR 0.1.1 0.1.0 0.0.1 0.0.0
PLL:FIXED_DELAY_ADJUSTMENT 1.7.0 1.6.0 0.7.0 0.6.0
non-inverted [3] [2] [1] [0]
PLL:FEEDBACK_PATH 0.5.0 0.4.1 0.4.0
DELAY 0 0 0
SIMPLE 0 0 1
PHASE_AND_DELAY 0 1 0
EXTERNAL 1 1 0
PLL:LATCH_GLOBAL_OUT_A 0.8.1
PLL:LATCH_GLOBAL_OUT_B 0.9.1
PLL:TEST_MODE 1.5.1
non-inverted [0]
PLL:MODE 0.9.0 1.5.0 0.8.0
NONE 0 0 0
SB_PLL_PAD 0 0 1
SB_PLL_CORE 0 1 1
SB_PLL_2_PAD 1 0 0
PLL:PLLOUT_PHASE 1.4.0 0.5.1 1.4.1
NONE 0 0 0
0deg 0 0 1
90deg 0 1 1
180deg 1 0 1
270deg 1 1 1

Tile PLL_S_P01

Cells: 17

Bel PLL

siliconblue PLL_S_P01 bel PLL
PinDirectionWires
BYPASSinputTCELL13:IMUX.IO.EXTRA
DYNAMICDELAY_0inputTCELL5:IMUX.IO.EXTRA
DYNAMICDELAY_1inputTCELL6:IMUX.IO.EXTRA
DYNAMICDELAY_2inputTCELL7:IMUX.IO.EXTRA
DYNAMICDELAY_3inputTCELL8:IMUX.IO.EXTRA
DYNAMICDELAY_4inputTCELL9:IMUX.IO.EXTRA
DYNAMICDELAY_5inputTCELL10:IMUX.IO.EXTRA
DYNAMICDELAY_6inputTCELL11:IMUX.IO.EXTRA
DYNAMICDELAY_7inputTCELL12:IMUX.IO.EXTRA
EXTFEEDBACKinputTCELL3:IMUX.IO.EXTRA
LOCKoutputTCELL0:OUT.LC0, TCELL0:OUT.LC1, TCELL0:OUT.LC2, TCELL0:OUT.LC3, TCELL0:OUT.LC4, TCELL0:OUT.LC5, TCELL0:OUT.LC6, TCELL0:OUT.LC7
REFERENCECLKinputTCELL2:IMUX.IO.EXTRA
RESETBinputTCELL14:IMUX.IO.EXTRA
SCLKinputTCELL15:IMUX.IO.EXTRA
SDIinputTCELL16:IMUX.IO.EXTRA
SDOoutputTCELL1:OUT.LC0, TCELL1:OUT.LC1, TCELL1:OUT.LC2, TCELL1:OUT.LC3, TCELL1:OUT.LC4, TCELL1:OUT.LC5, TCELL1:OUT.LC6, TCELL1:OUT.LC7

Bel wires

siliconblue PLL_S_P01 bel wires
WirePins
TCELL0:OUT.LC0PLL.LOCK
TCELL0:OUT.LC1PLL.LOCK
TCELL0:OUT.LC2PLL.LOCK
TCELL0:OUT.LC3PLL.LOCK
TCELL0:OUT.LC4PLL.LOCK
TCELL0:OUT.LC5PLL.LOCK
TCELL0:OUT.LC6PLL.LOCK
TCELL0:OUT.LC7PLL.LOCK
TCELL1:OUT.LC0PLL.SDO
TCELL1:OUT.LC1PLL.SDO
TCELL1:OUT.LC2PLL.SDO
TCELL1:OUT.LC3PLL.SDO
TCELL1:OUT.LC4PLL.SDO
TCELL1:OUT.LC5PLL.SDO
TCELL1:OUT.LC6PLL.SDO
TCELL1:OUT.LC7PLL.SDO
TCELL2:IMUX.IO.EXTRAPLL.REFERENCECLK
TCELL3:IMUX.IO.EXTRAPLL.EXTFEEDBACK
TCELL5:IMUX.IO.EXTRAPLL.DYNAMICDELAY_0
TCELL6:IMUX.IO.EXTRAPLL.DYNAMICDELAY_1
TCELL7:IMUX.IO.EXTRAPLL.DYNAMICDELAY_2
TCELL8:IMUX.IO.EXTRAPLL.DYNAMICDELAY_3
TCELL9:IMUX.IO.EXTRAPLL.DYNAMICDELAY_4
TCELL10:IMUX.IO.EXTRAPLL.DYNAMICDELAY_5
TCELL11:IMUX.IO.EXTRAPLL.DYNAMICDELAY_6
TCELL12:IMUX.IO.EXTRAPLL.DYNAMICDELAY_7
TCELL13:IMUX.IO.EXTRAPLL.BYPASS
TCELL14:IMUX.IO.EXTRAPLL.RESETB
TCELL15:IMUX.IO.EXTRAPLL.SCLK
TCELL16:IMUX.IO.EXTRAPLL.SDI

Bitstream

siliconblue PLL_S_P01 bittile 0
FrameBit
siliconblue PLL_S_P01 bittile 1
FrameBit
siliconblue PLL_S_P01 bittile 2
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
0 - - - - - - - - - - - - - - PLL:DIVR[1] PLL:DIVR[0]
1 - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - PLL:DIVF[0] PLL:DIVR[3]
3 - - - - - - - - - - - - - - PLL:DIVR[2] -
4 - - - - - - - - - - - - - - PLL:DIVF[3] PLL:DIVF[2]
5 - - - - - - - - - - - - - - PLL:DIVF[1] -
6 - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - PLL:DIVF[4] -
siliconblue PLL_S_P01 bittile 3
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
0 - - - - - - - - - - - - - - PLL:DIVF[6] PLL:DIVF[5]
1 - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - PLL:DIVQ[2] PLL:DIVQ[1]
3 - - - - - - - - - - - - - - PLL:DIVQ[0] -
4 - - - - - - - - - - - - - - PLL:FILTER_RANGE[2] PLL:FILTER_RANGE[1]
5 - - - - - - - - - - - - - - PLL:FILTER_RANGE[0] -
6 - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[1] -
siliconblue PLL_S_P01 bittile 4
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
0 - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTB[0] PLL:FEEDBACK_PATH[2]
1 - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - PLL:MODE[1] PLL:SHIFTREG_DIV_MODE
3 - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTB[1] -
4 - - - - - - - - - - - - - - PLL:TEST_MODE PLL:PLLOUT_SELECT_PORTA[1]
5 - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[0] -
6 - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[0] -
siliconblue PLL_S_P01 bittile 5
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
0 - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[2] PLL:FDA_FEEDBACK[1]
1 - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - PLL:FDA_RELATIVE[0] PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK[0]
3 - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[3] -
4 - - - - - - - - - - - - - - PLL:FDA_RELATIVE[3] PLL:FDA_RELATIVE[2]
5 - - - - - - - - - - - - - - PLL:FDA_RELATIVE[1] -
6 - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_RELATIVE[0] -
siliconblue PLL_S_P01 bittile 6
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
0 - - - - - - - - - - - - - - - PLL:MODE[0]
1 - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[0] -
3 - - - - - - - - - - - - - - PLL:MODE[2] -
PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK 5.2.15
PLL:DELAY_ADJUSTMENT_MODE_RELATIVE 5.7.14
FIXED 0
DYNAMIC 1
PLL:DIVF 3.0.14 3.0.15 2.7.14 2.4.14 2.4.15 2.5.14 2.2.14
non-inverted [6] [5] [4] [3] [2] [1] [0]
PLL:DIVQ 3.2.14 3.2.15 3.3.14
PLL:FILTER_RANGE 3.4.14 3.4.15 3.5.14
non-inverted [2] [1] [0]
PLL:DIVR 2.2.15 2.3.14 2.0.14 2.0.15
PLL:FDA_FEEDBACK 5.3.14 5.0.14 5.0.15 4.7.14
PLL:FDA_RELATIVE 5.4.14 5.4.15 5.5.14 5.2.14
non-inverted [3] [2] [1] [0]
PLL:FEEDBACK_PATH 4.0.15 3.7.14 6.2.14
DELAY 0 0 0
SIMPLE 0 0 1
PHASE_AND_DELAY 0 1 0
EXTERNAL 1 1 0
PLL:MODE 6.3.14 4.2.14 6.0.15
NONE 0 0 0
SB_PLL40_PAD 0 0 1
SB_PLL40_CORE 0 1 1
SB_PLL40_2_PAD 1 0 0
SB_PLL40_2F_PAD 1 0 1
SB_PLL40_2F_CORE 1 1 1
PLL:PLLOUT_SELECT_PORTA 4.4.15 4.5.14
PLL:PLLOUT_SELECT_PORTB 4.3.14 4.0.14
GENCLK 0 0
GENCLK_HALF 0 1
SHIFTREG_90deg 1 0
SHIFTREG_0deg 1 1
PLL:SHIFTREG_DIV_MODE 4.2.15
PLL:TEST_MODE 4.4.14
non-inverted [0]

Tile PLL_S_P08

Cells: 20

Bel PLL

siliconblue PLL_S_P08 bel PLL
PinDirectionWires
BYPASSinputTCELL16:IMUX.IO.EXTRA
DYNAMICDELAY_0inputTCELL2:IMUX.IO.EXTRA
DYNAMICDELAY_1inputTCELL3:IMUX.IO.EXTRA
DYNAMICDELAY_2inputTCELL4:IMUX.IO.EXTRA
DYNAMICDELAY_3inputTCELL5:IMUX.IO.EXTRA
DYNAMICDELAY_4inputTCELL6:IMUX.IO.EXTRA
DYNAMICDELAY_5inputTCELL7:IMUX.IO.EXTRA
DYNAMICDELAY_6inputTCELL8:IMUX.IO.EXTRA
DYNAMICDELAY_7inputTCELL9:IMUX.IO.EXTRA
EXTFEEDBACKinputTCELL11:IMUX.IO.EXTRA
LOCKoutputTCELL0:OUT.LC0, TCELL0:OUT.LC1, TCELL0:OUT.LC2, TCELL0:OUT.LC3, TCELL0:OUT.LC4, TCELL0:OUT.LC5, TCELL0:OUT.LC6, TCELL0:OUT.LC7
REFERENCECLKinputTCELL10:IMUX.IO.EXTRA
RESETBinputTCELL17:IMUX.IO.EXTRA
SCLKinputTCELL18:IMUX.IO.EXTRA
SDIinputTCELL19:IMUX.IO.EXTRA
SDOoutputTCELL1:OUT.LC0, TCELL1:OUT.LC1, TCELL1:OUT.LC2, TCELL1:OUT.LC3, TCELL1:OUT.LC4, TCELL1:OUT.LC5, TCELL1:OUT.LC6, TCELL1:OUT.LC7

Bel wires

siliconblue PLL_S_P08 bel wires
WirePins
TCELL0:OUT.LC0PLL.LOCK
TCELL0:OUT.LC1PLL.LOCK
TCELL0:OUT.LC2PLL.LOCK
TCELL0:OUT.LC3PLL.LOCK
TCELL0:OUT.LC4PLL.LOCK
TCELL0:OUT.LC5PLL.LOCK
TCELL0:OUT.LC6PLL.LOCK
TCELL0:OUT.LC7PLL.LOCK
TCELL1:OUT.LC0PLL.SDO
TCELL1:OUT.LC1PLL.SDO
TCELL1:OUT.LC2PLL.SDO
TCELL1:OUT.LC3PLL.SDO
TCELL1:OUT.LC4PLL.SDO
TCELL1:OUT.LC5PLL.SDO
TCELL1:OUT.LC6PLL.SDO
TCELL1:OUT.LC7PLL.SDO
TCELL2:IMUX.IO.EXTRAPLL.DYNAMICDELAY_0
TCELL3:IMUX.IO.EXTRAPLL.DYNAMICDELAY_1
TCELL4:IMUX.IO.EXTRAPLL.DYNAMICDELAY_2
TCELL5:IMUX.IO.EXTRAPLL.DYNAMICDELAY_3
TCELL6:IMUX.IO.EXTRAPLL.DYNAMICDELAY_4
TCELL7:IMUX.IO.EXTRAPLL.DYNAMICDELAY_5
TCELL8:IMUX.IO.EXTRAPLL.DYNAMICDELAY_6
TCELL9:IMUX.IO.EXTRAPLL.DYNAMICDELAY_7
TCELL10:IMUX.IO.EXTRAPLL.REFERENCECLK
TCELL11:IMUX.IO.EXTRAPLL.EXTFEEDBACK
TCELL16:IMUX.IO.EXTRAPLL.BYPASS
TCELL17:IMUX.IO.EXTRAPLL.RESETB
TCELL18:IMUX.IO.EXTRAPLL.SCLK
TCELL19:IMUX.IO.EXTRAPLL.SDI

Bitstream

siliconblue PLL_S_P08 bittile 0
FrameBit
siliconblue PLL_S_P08 bittile 1
FrameBit
siliconblue PLL_S_P08 bittile 2
FrameBit
siliconblue PLL_S_P08 bittile 3
FrameBit
siliconblue PLL_S_P08 bittile 4
FrameBit
siliconblue PLL_S_P08 bittile 5
FrameBit
siliconblue PLL_S_P08 bittile 6
FrameBit
siliconblue PLL_S_P08 bittile 7
FrameBit
siliconblue PLL_S_P08 bittile 8
FrameBit
siliconblue PLL_S_P08 bittile 9
FrameBit
siliconblue PLL_S_P08 bittile 10
FrameBit
siliconblue PLL_S_P08 bittile 11
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[4]
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[1]
11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[2] PLL:DIVF[3]
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[3] PLL:DIVF[0]
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[2]
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[0] PLL:DIVR[1]
siliconblue PLL_S_P08 bittile 12
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[1]
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[0]
11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[1] PLL:FILTER_RANGE[2]
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[1] PLL:DIVQ[2]
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[0]
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[5] PLL:DIVF[6]
siliconblue PLL_S_P08 bittile 13
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[0]
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[0]
11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[1] PLL:TEST_MODE
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:SHIFTREG_DIV_MODE PLL:MODE[1]
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTB[1]
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[2] PLL:PLLOUT_SELECT_PORTB[0]
siliconblue PLL_S_P08 bittile 14
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_RELATIVE[0]
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[1]
11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[2] PLL:FDA_RELATIVE[3]
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK[0] PLL:FDA_RELATIVE[0]
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[3]
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[1] PLL:FDA_FEEDBACK[2]
siliconblue PLL_S_P08 bittile 15
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
11 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:LATCH_GLOBAL_OUT_B PLL:FEEDBACK_PATH[0]
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[2]
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[0] PLL:LATCH_GLOBAL_OUT_A
PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK 14.12.26
PLL:DELAY_ADJUSTMENT_MODE_RELATIVE 14.9.27
FIXED 0
DYNAMIC 1
PLL:DIVF 12.15.27 12.15.26 11.9.27 11.11.27 11.11.26 11.10.27 11.12.27
non-inverted [6] [5] [4] [3] [2] [1] [0]
PLL:DIVQ 12.12.27 12.12.26 12.13.27
PLL:FILTER_RANGE 12.11.27 12.11.26 12.10.27
non-inverted [2] [1] [0]
PLL:DIVR 11.12.26 11.13.27 11.15.27 11.15.26
PLL:FDA_FEEDBACK 14.13.27 14.15.27 14.15.26 13.9.27
PLL:FDA_RELATIVE 14.11.27 14.11.26 14.10.27 14.12.27
non-inverted [3] [2] [1] [0]
PLL:FEEDBACK_PATH 13.15.26 12.9.27 15.12.27
DELAY 0 0 0
SIMPLE 0 0 1
PHASE_AND_DELAY 0 1 0
EXTERNAL 1 1 0
PLL:LATCH_GLOBAL_OUT_A 15.15.27
PLL:LATCH_GLOBAL_OUT_B 15.12.26
PLL:SHIFTREG_DIV_MODE 13.12.26
PLL:TEST_MODE 13.11.27
non-inverted [0]
PLL:MODE 15.13.27 13.12.27 15.15.26
NONE 0 0 0
SB_PLL40_PAD 0 0 1
SB_PLL40_CORE 0 1 1
SB_PLL40_2_PAD 1 0 0
SB_PLL40_2F_PAD 1 0 1
SB_PLL40_2F_CORE 1 1 1
PLL:PLLOUT_SELECT_PORTA 13.11.26 13.10.27
PLL:PLLOUT_SELECT_PORTB 13.13.27 13.15.27
GENCLK 0 0
GENCLK_HALF 0 1
SHIFTREG_90deg 1 0
SHIFTREG_0deg 1 1

Tile PLL_N_P08

Cells: 20

Bel PLL

siliconblue PLL_N_P08 bel PLL
PinDirectionWires
BYPASSinputTCELL16:IMUX.IO.EXTRA
DYNAMICDELAY_0inputTCELL2:IMUX.IO.EXTRA
DYNAMICDELAY_1inputTCELL3:IMUX.IO.EXTRA
DYNAMICDELAY_2inputTCELL4:IMUX.IO.EXTRA
DYNAMICDELAY_3inputTCELL5:IMUX.IO.EXTRA
DYNAMICDELAY_4inputTCELL6:IMUX.IO.EXTRA
DYNAMICDELAY_5inputTCELL7:IMUX.IO.EXTRA
DYNAMICDELAY_6inputTCELL8:IMUX.IO.EXTRA
DYNAMICDELAY_7inputTCELL9:IMUX.IO.EXTRA
EXTFEEDBACKinputTCELL11:IMUX.IO.EXTRA
LOCKoutputTCELL0:OUT.LC0, TCELL0:OUT.LC1, TCELL0:OUT.LC2, TCELL0:OUT.LC3, TCELL0:OUT.LC4, TCELL0:OUT.LC5, TCELL0:OUT.LC6, TCELL0:OUT.LC7
REFERENCECLKinputTCELL10:IMUX.IO.EXTRA
RESETBinputTCELL17:IMUX.IO.EXTRA
SCLKinputTCELL18:IMUX.IO.EXTRA
SDIinputTCELL19:IMUX.IO.EXTRA
SDOoutputTCELL1:OUT.LC0, TCELL1:OUT.LC1, TCELL1:OUT.LC2, TCELL1:OUT.LC3, TCELL1:OUT.LC4, TCELL1:OUT.LC5, TCELL1:OUT.LC6, TCELL1:OUT.LC7

Bel wires

siliconblue PLL_N_P08 bel wires
WirePins
TCELL0:OUT.LC0PLL.LOCK
TCELL0:OUT.LC1PLL.LOCK
TCELL0:OUT.LC2PLL.LOCK
TCELL0:OUT.LC3PLL.LOCK
TCELL0:OUT.LC4PLL.LOCK
TCELL0:OUT.LC5PLL.LOCK
TCELL0:OUT.LC6PLL.LOCK
TCELL0:OUT.LC7PLL.LOCK
TCELL1:OUT.LC0PLL.SDO
TCELL1:OUT.LC1PLL.SDO
TCELL1:OUT.LC2PLL.SDO
TCELL1:OUT.LC3PLL.SDO
TCELL1:OUT.LC4PLL.SDO
TCELL1:OUT.LC5PLL.SDO
TCELL1:OUT.LC6PLL.SDO
TCELL1:OUT.LC7PLL.SDO
TCELL2:IMUX.IO.EXTRAPLL.DYNAMICDELAY_0
TCELL3:IMUX.IO.EXTRAPLL.DYNAMICDELAY_1
TCELL4:IMUX.IO.EXTRAPLL.DYNAMICDELAY_2
TCELL5:IMUX.IO.EXTRAPLL.DYNAMICDELAY_3
TCELL6:IMUX.IO.EXTRAPLL.DYNAMICDELAY_4
TCELL7:IMUX.IO.EXTRAPLL.DYNAMICDELAY_5
TCELL8:IMUX.IO.EXTRAPLL.DYNAMICDELAY_6
TCELL9:IMUX.IO.EXTRAPLL.DYNAMICDELAY_7
TCELL10:IMUX.IO.EXTRAPLL.REFERENCECLK
TCELL11:IMUX.IO.EXTRAPLL.EXTFEEDBACK
TCELL16:IMUX.IO.EXTRAPLL.BYPASS
TCELL17:IMUX.IO.EXTRAPLL.RESETB
TCELL18:IMUX.IO.EXTRAPLL.SCLK
TCELL19:IMUX.IO.EXTRAPLL.SDI

Bitstream

siliconblue PLL_N_P08 bittile 0
FrameBit
siliconblue PLL_N_P08 bittile 1
FrameBit
siliconblue PLL_N_P08 bittile 2
FrameBit
siliconblue PLL_N_P08 bittile 3
FrameBit
siliconblue PLL_N_P08 bittile 4
FrameBit
siliconblue PLL_N_P08 bittile 5
FrameBit
siliconblue PLL_N_P08 bittile 6
FrameBit
siliconblue PLL_N_P08 bittile 7
FrameBit
siliconblue PLL_N_P08 bittile 8
FrameBit
siliconblue PLL_N_P08 bittile 9
FrameBit
siliconblue PLL_N_P08 bittile 10
FrameBit
siliconblue PLL_N_P08 bittile 11
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[0] PLL:DIVR[1]
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[2]
3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[3] PLL:DIVF[0]
4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[2] PLL:DIVF[3]
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[1]
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[4]
siliconblue PLL_N_P08 bittile 12
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[5] PLL:DIVF[6]
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[0]
3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[1] PLL:DIVQ[2]
4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[1] PLL:FILTER_RANGE[2]
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[0]
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[1]
siliconblue PLL_N_P08 bittile 13
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[2] PLL:PLLOUT_SELECT_PORTB[0]
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTB[1]
3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:SHIFTREG_DIV_MODE PLL:MODE[1]
4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[1] PLL:TEST_MODE
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[0]
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[0]
siliconblue PLL_N_P08 bittile 14
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[1] PLL:FDA_FEEDBACK[2]
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[3]
3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK[0] PLL:FDA_RELATIVE[0]
4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[2] PLL:FDA_RELATIVE[3]
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[1]
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_RELATIVE[0]
siliconblue PLL_N_P08 bittile 15
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[0] PLL:LATCH_GLOBAL_OUT_A
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[2]
3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:LATCH_GLOBAL_OUT_B PLL:FEEDBACK_PATH[0]
PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK 14.3.26
PLL:DELAY_ADJUSTMENT_MODE_RELATIVE 14.6.27
FIXED 0
DYNAMIC 1
PLL:DIVF 12.0.27 12.0.26 11.6.27 11.4.27 11.4.26 11.5.27 11.3.27
non-inverted [6] [5] [4] [3] [2] [1] [0]
PLL:DIVQ 12.3.27 12.3.26 12.2.27
PLL:FILTER_RANGE 12.4.27 12.4.26 12.5.27
non-inverted [2] [1] [0]
PLL:DIVR 11.3.26 11.2.27 11.0.27 11.0.26
PLL:FDA_FEEDBACK 14.2.27 14.0.27 14.0.26 13.6.27
PLL:FDA_RELATIVE 14.4.27 14.4.26 14.5.27 14.3.27
non-inverted [3] [2] [1] [0]
PLL:FEEDBACK_PATH 13.0.26 12.6.27 15.3.27
DELAY 0 0 0
SIMPLE 0 0 1
PHASE_AND_DELAY 0 1 0
EXTERNAL 1 1 0
PLL:LATCH_GLOBAL_OUT_A 15.0.27
PLL:LATCH_GLOBAL_OUT_B 15.3.26
PLL:SHIFTREG_DIV_MODE 13.3.26
PLL:TEST_MODE 13.4.27
non-inverted [0]
PLL:MODE 15.2.27 13.3.27 15.0.26
NONE 0 0 0
SB_PLL40_PAD 0 0 1
SB_PLL40_CORE 0 1 1
SB_PLL40_2_PAD 1 0 0
SB_PLL40_2F_PAD 1 0 1
SB_PLL40_2F_CORE 1 1 1
PLL:PLLOUT_SELECT_PORTA 13.4.26 13.5.27
PLL:PLLOUT_SELECT_PORTB 13.2.27 13.0.27
GENCLK 0 0
GENCLK_HALF 0 1
SHIFTREG_90deg 1 0
SHIFTREG_0deg 1 1

Tile PLL_S_R04

Cells: 19

Bel PLL

siliconblue PLL_S_R04 bel PLL
PinDirectionWires
BYPASSinputTCELL15:IMUX.IO.EXTRA
DYNAMICDELAY_0inputTCELL2:IMUX.IO.EXTRA
DYNAMICDELAY_1inputTCELL3:IMUX.IO.EXTRA
DYNAMICDELAY_2inputTCELL4:IMUX.IO.EXTRA
DYNAMICDELAY_3inputTCELL5:IMUX.IO.EXTRA
DYNAMICDELAY_4inputTCELL6:IMUX.IO.EXTRA
DYNAMICDELAY_5inputTCELL7:IMUX.IO.EXTRA
DYNAMICDELAY_6inputTCELL8:IMUX.IO.EXTRA
DYNAMICDELAY_7inputTCELL9:IMUX.IO.EXTRA
EXTFEEDBACKinputTCELL11:IMUX.IO.EXTRA
LOCKoutputTCELL0:OUT.LC0, TCELL0:OUT.LC1, TCELL0:OUT.LC2, TCELL0:OUT.LC3, TCELL0:OUT.LC4, TCELL0:OUT.LC5, TCELL0:OUT.LC6, TCELL0:OUT.LC7
REFERENCECLKinputTCELL10:IMUX.IO.EXTRA
RESETBinputTCELL16:IMUX.IO.EXTRA
SCLKinputTCELL17:IMUX.IO.EXTRA
SDIinputTCELL18:IMUX.IO.EXTRA
SDOoutputTCELL1:OUT.LC0, TCELL1:OUT.LC1, TCELL1:OUT.LC2, TCELL1:OUT.LC3, TCELL1:OUT.LC4, TCELL1:OUT.LC5, TCELL1:OUT.LC6, TCELL1:OUT.LC7

Bel wires

siliconblue PLL_S_R04 bel wires
WirePins
TCELL0:OUT.LC0PLL.LOCK
TCELL0:OUT.LC1PLL.LOCK
TCELL0:OUT.LC2PLL.LOCK
TCELL0:OUT.LC3PLL.LOCK
TCELL0:OUT.LC4PLL.LOCK
TCELL0:OUT.LC5PLL.LOCK
TCELL0:OUT.LC6PLL.LOCK
TCELL0:OUT.LC7PLL.LOCK
TCELL1:OUT.LC0PLL.SDO
TCELL1:OUT.LC1PLL.SDO
TCELL1:OUT.LC2PLL.SDO
TCELL1:OUT.LC3PLL.SDO
TCELL1:OUT.LC4PLL.SDO
TCELL1:OUT.LC5PLL.SDO
TCELL1:OUT.LC6PLL.SDO
TCELL1:OUT.LC7PLL.SDO
TCELL2:IMUX.IO.EXTRAPLL.DYNAMICDELAY_0
TCELL3:IMUX.IO.EXTRAPLL.DYNAMICDELAY_1
TCELL4:IMUX.IO.EXTRAPLL.DYNAMICDELAY_2
TCELL5:IMUX.IO.EXTRAPLL.DYNAMICDELAY_3
TCELL6:IMUX.IO.EXTRAPLL.DYNAMICDELAY_4
TCELL7:IMUX.IO.EXTRAPLL.DYNAMICDELAY_5
TCELL8:IMUX.IO.EXTRAPLL.DYNAMICDELAY_6
TCELL9:IMUX.IO.EXTRAPLL.DYNAMICDELAY_7
TCELL10:IMUX.IO.EXTRAPLL.REFERENCECLK
TCELL11:IMUX.IO.EXTRAPLL.EXTFEEDBACK
TCELL15:IMUX.IO.EXTRAPLL.BYPASS
TCELL16:IMUX.IO.EXTRAPLL.RESETB
TCELL17:IMUX.IO.EXTRAPLL.SCLK
TCELL18:IMUX.IO.EXTRAPLL.SDI

Bitstream

siliconblue PLL_S_R04 bittile 0
FrameBit
siliconblue PLL_S_R04 bittile 1
FrameBit
siliconblue PLL_S_R04 bittile 2
FrameBit
siliconblue PLL_S_R04 bittile 3
FrameBit
siliconblue PLL_S_R04 bittile 4
FrameBit
siliconblue PLL_S_R04 bittile 5
FrameBit
siliconblue PLL_S_R04 bittile 6
FrameBit
siliconblue PLL_S_R04 bittile 7
FrameBit
siliconblue PLL_S_R04 bittile 8
FrameBit
siliconblue PLL_S_R04 bittile 9
FrameBit
siliconblue PLL_S_R04 bittile 10
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[4]
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[1]
11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[2] PLL:DIVF[3]
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[3] PLL:DIVF[0]
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[2]
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[0] PLL:DIVR[1]
siliconblue PLL_S_R04 bittile 11
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[1]
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[0]
11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[1] PLL:FILTER_RANGE[2]
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[1] PLL:DIVQ[2]
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[0]
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[5] PLL:DIVF[6]
siliconblue PLL_S_R04 bittile 12
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[0]
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[0]
11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[1] PLL:TEST_MODE
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:SHIFTREG_DIV_MODE PLL:MODE[1]
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTB[1]
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[2] PLL:PLLOUT_SELECT_PORTB[0]
siliconblue PLL_S_R04 bittile 13
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_RELATIVE[0]
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[1]
11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[2] PLL:FDA_RELATIVE[3]
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK[0] PLL:FDA_RELATIVE[0]
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[3]
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[1] PLL:FDA_FEEDBACK[2]
siliconblue PLL_S_R04 bittile 14
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
11 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:LATCH_GLOBAL_OUT_B PLL:FEEDBACK_PATH[0]
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[2]
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[0] PLL:LATCH_GLOBAL_OUT_A
PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK 13.12.26
PLL:DELAY_ADJUSTMENT_MODE_RELATIVE 13.9.27
FIXED 0
DYNAMIC 1
PLL:DIVF 11.15.27 11.15.26 10.9.27 10.11.27 10.11.26 10.10.27 10.12.27
non-inverted [6] [5] [4] [3] [2] [1] [0]
PLL:DIVQ 11.12.27 11.12.26 11.13.27
PLL:FILTER_RANGE 11.11.27 11.11.26 11.10.27
non-inverted [2] [1] [0]
PLL:DIVR 10.12.26 10.13.27 10.15.27 10.15.26
PLL:FDA_FEEDBACK 13.13.27 13.15.27 13.15.26 12.9.27
PLL:FDA_RELATIVE 13.11.27 13.11.26 13.10.27 13.12.27
non-inverted [3] [2] [1] [0]
PLL:FEEDBACK_PATH 12.15.26 11.9.27 14.12.27
DELAY 0 0 0
SIMPLE 0 0 1
PHASE_AND_DELAY 0 1 0
EXTERNAL 1 1 0
PLL:LATCH_GLOBAL_OUT_A 14.15.27
PLL:LATCH_GLOBAL_OUT_B 14.12.26
PLL:SHIFTREG_DIV_MODE 12.12.26
PLL:TEST_MODE 12.11.27
non-inverted [0]
PLL:MODE 14.13.27 12.12.27 14.15.26
NONE 0 0 0
SB_PLL40_PAD 0 0 1
SB_PLL40_CORE 0 1 1
SB_PLL40_2_PAD 1 0 0
SB_PLL40_2F_PAD 1 0 1
SB_PLL40_2F_CORE 1 1 1
PLL:PLLOUT_SELECT_PORTA 12.11.26 12.10.27
PLL:PLLOUT_SELECT_PORTB 12.13.27 12.15.27
GENCLK 0 0
GENCLK_HALF 0 1
SHIFTREG_90deg 1 0
SHIFTREG_0deg 1 1

Tile PLL_N_R04

Cells: 19

Bel PLL

siliconblue PLL_N_R04 bel PLL
PinDirectionWires
BYPASSinputTCELL15:IMUX.IO.EXTRA
DYNAMICDELAY_0inputTCELL2:IMUX.IO.EXTRA
DYNAMICDELAY_1inputTCELL3:IMUX.IO.EXTRA
DYNAMICDELAY_2inputTCELL4:IMUX.IO.EXTRA
DYNAMICDELAY_3inputTCELL5:IMUX.IO.EXTRA
DYNAMICDELAY_4inputTCELL6:IMUX.IO.EXTRA
DYNAMICDELAY_5inputTCELL7:IMUX.IO.EXTRA
DYNAMICDELAY_6inputTCELL8:IMUX.IO.EXTRA
DYNAMICDELAY_7inputTCELL9:IMUX.IO.EXTRA
EXTFEEDBACKinputTCELL11:IMUX.IO.EXTRA
LOCKoutputTCELL0:OUT.LC0, TCELL0:OUT.LC1, TCELL0:OUT.LC2, TCELL0:OUT.LC3, TCELL0:OUT.LC4, TCELL0:OUT.LC5, TCELL0:OUT.LC6, TCELL0:OUT.LC7
REFERENCECLKinputTCELL10:IMUX.IO.EXTRA
RESETBinputTCELL16:IMUX.IO.EXTRA
SCLKinputTCELL17:IMUX.IO.EXTRA
SDIinputTCELL18:IMUX.IO.EXTRA
SDOoutputTCELL1:OUT.LC0, TCELL1:OUT.LC1, TCELL1:OUT.LC2, TCELL1:OUT.LC3, TCELL1:OUT.LC4, TCELL1:OUT.LC5, TCELL1:OUT.LC6, TCELL1:OUT.LC7

Bel wires

siliconblue PLL_N_R04 bel wires
WirePins
TCELL0:OUT.LC0PLL.LOCK
TCELL0:OUT.LC1PLL.LOCK
TCELL0:OUT.LC2PLL.LOCK
TCELL0:OUT.LC3PLL.LOCK
TCELL0:OUT.LC4PLL.LOCK
TCELL0:OUT.LC5PLL.LOCK
TCELL0:OUT.LC6PLL.LOCK
TCELL0:OUT.LC7PLL.LOCK
TCELL1:OUT.LC0PLL.SDO
TCELL1:OUT.LC1PLL.SDO
TCELL1:OUT.LC2PLL.SDO
TCELL1:OUT.LC3PLL.SDO
TCELL1:OUT.LC4PLL.SDO
TCELL1:OUT.LC5PLL.SDO
TCELL1:OUT.LC6PLL.SDO
TCELL1:OUT.LC7PLL.SDO
TCELL2:IMUX.IO.EXTRAPLL.DYNAMICDELAY_0
TCELL3:IMUX.IO.EXTRAPLL.DYNAMICDELAY_1
TCELL4:IMUX.IO.EXTRAPLL.DYNAMICDELAY_2
TCELL5:IMUX.IO.EXTRAPLL.DYNAMICDELAY_3
TCELL6:IMUX.IO.EXTRAPLL.DYNAMICDELAY_4
TCELL7:IMUX.IO.EXTRAPLL.DYNAMICDELAY_5
TCELL8:IMUX.IO.EXTRAPLL.DYNAMICDELAY_6
TCELL9:IMUX.IO.EXTRAPLL.DYNAMICDELAY_7
TCELL10:IMUX.IO.EXTRAPLL.REFERENCECLK
TCELL11:IMUX.IO.EXTRAPLL.EXTFEEDBACK
TCELL15:IMUX.IO.EXTRAPLL.BYPASS
TCELL16:IMUX.IO.EXTRAPLL.RESETB
TCELL17:IMUX.IO.EXTRAPLL.SCLK
TCELL18:IMUX.IO.EXTRAPLL.SDI

Bitstream

siliconblue PLL_N_R04 bittile 0
FrameBit
siliconblue PLL_N_R04 bittile 1
FrameBit
siliconblue PLL_N_R04 bittile 2
FrameBit
siliconblue PLL_N_R04 bittile 3
FrameBit
siliconblue PLL_N_R04 bittile 4
FrameBit
siliconblue PLL_N_R04 bittile 5
FrameBit
siliconblue PLL_N_R04 bittile 6
FrameBit
siliconblue PLL_N_R04 bittile 7
FrameBit
siliconblue PLL_N_R04 bittile 8
FrameBit
siliconblue PLL_N_R04 bittile 9
FrameBit
siliconblue PLL_N_R04 bittile 10
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[0] PLL:DIVR[1]
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[2]
3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[3] PLL:DIVF[0]
4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[2] PLL:DIVF[3]
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[1]
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[4]
siliconblue PLL_N_R04 bittile 11
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[5] PLL:DIVF[6]
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[0]
3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[1] PLL:DIVQ[2]
4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[1] PLL:FILTER_RANGE[2]
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[0]
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[1]
siliconblue PLL_N_R04 bittile 12
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[2] PLL:PLLOUT_SELECT_PORTB[0]
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTB[1]
3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:SHIFTREG_DIV_MODE PLL:MODE[1]
4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[1] PLL:TEST_MODE
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[0]
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[0]
siliconblue PLL_N_R04 bittile 13
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[1] PLL:FDA_FEEDBACK[2]
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[3]
3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK[0] PLL:FDA_RELATIVE[0]
4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[2] PLL:FDA_RELATIVE[3]
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[1]
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_RELATIVE[0]
siliconblue PLL_N_R04 bittile 14
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[0] PLL:LATCH_GLOBAL_OUT_A
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[2]
3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:LATCH_GLOBAL_OUT_B PLL:FEEDBACK_PATH[0]
PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK 13.3.26
PLL:DELAY_ADJUSTMENT_MODE_RELATIVE 13.6.27
FIXED 0
DYNAMIC 1
PLL:DIVF 11.0.27 11.0.26 10.6.27 10.4.27 10.4.26 10.5.27 10.3.27
non-inverted [6] [5] [4] [3] [2] [1] [0]
PLL:DIVQ 11.3.27 11.3.26 11.2.27
PLL:FILTER_RANGE 11.4.27 11.4.26 11.5.27
non-inverted [2] [1] [0]
PLL:DIVR 10.3.26 10.2.27 10.0.27 10.0.26
PLL:FDA_FEEDBACK 13.2.27 13.0.27 13.0.26 12.6.27
PLL:FDA_RELATIVE 13.4.27 13.4.26 13.5.27 13.3.27
non-inverted [3] [2] [1] [0]
PLL:FEEDBACK_PATH 12.0.26 11.6.27 14.3.27
DELAY 0 0 0
SIMPLE 0 0 1
PHASE_AND_DELAY 0 1 0
EXTERNAL 1 1 0
PLL:LATCH_GLOBAL_OUT_A 14.0.27
PLL:LATCH_GLOBAL_OUT_B 14.3.26
PLL:SHIFTREG_DIV_MODE 12.3.26
PLL:TEST_MODE 12.4.27
non-inverted [0]
PLL:MODE 14.2.27 12.3.27 14.0.26
NONE 0 0 0
SB_PLL40_PAD 0 0 1
SB_PLL40_CORE 0 1 1
SB_PLL40_2_PAD 1 0 0
SB_PLL40_2F_PAD 1 0 1
SB_PLL40_2F_CORE 1 1 1
PLL:PLLOUT_SELECT_PORTA 12.4.26 12.5.27
PLL:PLLOUT_SELECT_PORTB 12.2.27 12.0.27
GENCLK 0 0
GENCLK_HALF 0 1
SHIFTREG_90deg 1 0
SHIFTREG_0deg 1 1

Tile PLL_S_T01

Cells: 11

Bel PLL

siliconblue PLL_S_T01 bel PLL
PinDirectionWires
BYPASSinputTCELL10:IMUX.IO.EXTRA
DYNAMICDELAY_0inputTCELL2:IMUX.LC2.I3
DYNAMICDELAY_1inputTCELL2:IMUX.LC3.I3
DYNAMICDELAY_2inputTCELL2:IMUX.LC4.I3
DYNAMICDELAY_3inputTCELL2:IMUX.LC5.I3
DYNAMICDELAY_4inputTCELL2:IMUX.LC6.I3
DYNAMICDELAY_5inputTCELL2:IMUX.LC7.I3
DYNAMICDELAY_6inputTCELL2:IMUX.LC0.I1
DYNAMICDELAY_7inputTCELL2:IMUX.LC1.I1
EXTFEEDBACKinputTCELL4:IMUX.IO.EXTRA
LOCKoutputTCELL0:OUT.LC0, TCELL0:OUT.LC1, TCELL0:OUT.LC2, TCELL0:OUT.LC3, TCELL0:OUT.LC4, TCELL0:OUT.LC5, TCELL0:OUT.LC6, TCELL0:OUT.LC7
REFERENCECLKinputTCELL3:IMUX.IO.EXTRA
RESETBinputTCELL9:IMUX.IO.EXTRA
SCLKinputTCELL2:IMUX.LC0.I3
SDIinputTCELL2:IMUX.LC1.I3
SDOoutputTCELL1:OUT.LC0, TCELL1:OUT.LC1, TCELL1:OUT.LC2, TCELL1:OUT.LC3, TCELL1:OUT.LC4, TCELL1:OUT.LC5, TCELL1:OUT.LC6, TCELL1:OUT.LC7

Bel wires

siliconblue PLL_S_T01 bel wires
WirePins
TCELL0:OUT.LC0PLL.LOCK
TCELL0:OUT.LC1PLL.LOCK
TCELL0:OUT.LC2PLL.LOCK
TCELL0:OUT.LC3PLL.LOCK
TCELL0:OUT.LC4PLL.LOCK
TCELL0:OUT.LC5PLL.LOCK
TCELL0:OUT.LC6PLL.LOCK
TCELL0:OUT.LC7PLL.LOCK
TCELL1:OUT.LC0PLL.SDO
TCELL1:OUT.LC1PLL.SDO
TCELL1:OUT.LC2PLL.SDO
TCELL1:OUT.LC3PLL.SDO
TCELL1:OUT.LC4PLL.SDO
TCELL1:OUT.LC5PLL.SDO
TCELL1:OUT.LC6PLL.SDO
TCELL1:OUT.LC7PLL.SDO
TCELL2:IMUX.LC0.I1PLL.DYNAMICDELAY_6
TCELL2:IMUX.LC0.I3PLL.SCLK
TCELL2:IMUX.LC1.I1PLL.DYNAMICDELAY_7
TCELL2:IMUX.LC1.I3PLL.SDI
TCELL2:IMUX.LC2.I3PLL.DYNAMICDELAY_0
TCELL2:IMUX.LC3.I3PLL.DYNAMICDELAY_1
TCELL2:IMUX.LC4.I3PLL.DYNAMICDELAY_2
TCELL2:IMUX.LC5.I3PLL.DYNAMICDELAY_3
TCELL2:IMUX.LC6.I3PLL.DYNAMICDELAY_4
TCELL2:IMUX.LC7.I3PLL.DYNAMICDELAY_5
TCELL3:IMUX.IO.EXTRAPLL.REFERENCECLK
TCELL4:IMUX.IO.EXTRAPLL.EXTFEEDBACK
TCELL9:IMUX.IO.EXTRAPLL.RESETB
TCELL10:IMUX.IO.EXTRAPLL.BYPASS

Bitstream

siliconblue PLL_S_T01 bittile 0
FrameBit
siliconblue PLL_S_T01 bittile 1
FrameBit
siliconblue PLL_S_T01 bittile 2
FrameBit
siliconblue PLL_S_T01 bittile 3
FrameBit
siliconblue PLL_S_T01 bittile 4
FrameBit
siliconblue PLL_S_T01 bittile 5
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[4]
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[1]
11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[2] PLL:DIVF[3]
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[3] PLL:DIVF[0]
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[2]
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[0] PLL:DIVR[1]
siliconblue PLL_S_T01 bittile 6
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[1]
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[0]
11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[1] PLL:FILTER_RANGE[2]
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[1] PLL:DIVQ[2]
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[0]
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[5] PLL:DIVF[6]
siliconblue PLL_S_T01 bittile 7
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[0]
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[0]
11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[1] PLL:TEST_MODE
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:SHIFTREG_DIV_MODE PLL:MODE[1]
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTB[1]
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[2] PLL:PLLOUT_SELECT_PORTB[0]
siliconblue PLL_S_T01 bittile 8
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_RELATIVE[0]
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[1]
11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[2] PLL:FDA_RELATIVE[3]
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK[0] PLL:FDA_RELATIVE[0]
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[3]
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[1] PLL:FDA_FEEDBACK[2]
siliconblue PLL_S_T01 bittile 9
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
11 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:LATCH_GLOBAL_OUT_B PLL:FEEDBACK_PATH[0]
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[2]
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[0] PLL:LATCH_GLOBAL_OUT_A
PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK 8.12.26
PLL:DELAY_ADJUSTMENT_MODE_RELATIVE 8.9.27
FIXED 0
DYNAMIC 1
PLL:DIVF 6.15.27 6.15.26 5.9.27 5.11.27 5.11.26 5.10.27 5.12.27
non-inverted [6] [5] [4] [3] [2] [1] [0]
PLL:DIVQ 6.12.27 6.12.26 6.13.27
PLL:FILTER_RANGE 6.11.27 6.11.26 6.10.27
non-inverted [2] [1] [0]
PLL:DIVR 5.12.26 5.13.27 5.15.27 5.15.26
PLL:FDA_FEEDBACK 8.13.27 8.15.27 8.15.26 7.9.27
PLL:FDA_RELATIVE 8.11.27 8.11.26 8.10.27 8.12.27
non-inverted [3] [2] [1] [0]
PLL:FEEDBACK_PATH 7.15.26 6.9.27 9.12.27
DELAY 0 0 0
SIMPLE 0 0 1
PHASE_AND_DELAY 0 1 0
EXTERNAL 1 1 0
PLL:LATCH_GLOBAL_OUT_A 9.15.27
PLL:LATCH_GLOBAL_OUT_B 9.12.26
PLL:SHIFTREG_DIV_MODE 7.12.26
PLL:TEST_MODE 7.11.27
non-inverted [0]
PLL:MODE 9.13.27 7.12.27 9.15.26
NONE 0 0 0
SB_PLL40_PAD 0 0 1
SB_PLL40_CORE 0 1 1
SB_PLL40_2_PAD 1 0 0
SB_PLL40_2F_PAD 1 0 1
SB_PLL40_2F_CORE 1 1 1
PLL:PLLOUT_SELECT_PORTA 7.11.26 7.10.27
PLL:PLLOUT_SELECT_PORTB 7.13.27 7.15.27
GENCLK 0 0
GENCLK_HALF 0 1
SHIFTREG_90deg 1 0
SHIFTREG_0deg 1 1

Tile PLL_STUB_S

Cells: 1

Bitstream

siliconblue PLL_STUB_S bittile 0
FrameBit
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27
0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
9 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
10 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
11 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:LATCH_GLOBAL_OUT_B -
13 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
15 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:LATCH_GLOBAL_OUT_A
PLL:LATCH_GLOBAL_OUT_A 0.15.27
PLL:LATCH_GLOBAL_OUT_B 0.12.26
non-inverted [0]