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Bitstream

The CLKB.* tiles use two bitstream tiles:

  • tile 0: 4×80 tile located in the clock spine column, in the bits corresponding to the bottom interconnect row
  • tile 1: 4×16 tile located in the clock spine column, in the bits corresponding to the low special area (used for bottom IOB tiles and clock rows in normal columns)

The CLKT.* tiles use two bitstream tiles:

  • tile 0: 4×80 tile located in the clock spine column, in the bits corresponding to the top interconnect row
  • tile 1: 4×16 tile located in the clock spine column, in the bits corresponding to the high special area (used for top IOB tiles and clock rows in normal columns)

Each tile comes in three variants:

  • *.V2: used on Virtex 2 devices
  • *.V2P: used on Virtex 2 Pro devices with GT transceivers
  • *.V2PX: used on Virtex 2 Pro X devices with GT10 transceivers

Tile CLKB.V2

Cells: 2 IRIs: 0

Muxes

virtex2 CLKB.V2 muxes
DestinationSources
TCELL0:OMUX10.NTCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL0:OMUX11.NTCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL0:OMUX12.NTCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL0:OMUX15.NTCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL0:CLK.IMUX.SEL0TCELL0:PULLUP, TCELL0:DBL.W0.2, TCELL0:DBL.W1.2, TCELL0:DBL.W2.2, TCELL0:DBL.E0.0, TCELL0:DBL.E0.1, TCELL0:DBL.E1.0, TCELL0:DBL.E1.1, TCELL0:DBL.E2.0, TCELL1:DBL.W0.0, TCELL1:DBL.W1.0
TCELL0:CLK.IMUX.SEL1TCELL0:PULLUP, TCELL0:DBL.W3.2, TCELL0:DBL.W4.2, TCELL0:DBL.E2.1, TCELL0:DBL.E3.0, TCELL0:DBL.E3.1, TCELL0:DBL.E4.0, TCELL0:DBL.E4.1, TCELL1:DBL.W2.0, TCELL1:DBL.W3.0, TCELL1:DBL.W4.0
TCELL0:CLK.IMUX.SEL2TCELL0:PULLUP, TCELL0:DBL.W5.2, TCELL0:DBL.W6.2, TCELL0:DBL.W7.2, TCELL0:DBL.E5.0, TCELL0:DBL.E5.1, TCELL0:DBL.E6.0, TCELL0:DBL.E6.1, TCELL0:DBL.E7.0, TCELL1:DBL.W5.0, TCELL1:DBL.W6.0
TCELL0:CLK.IMUX.SEL3TCELL0:PULLUP, TCELL0:DBL.W8.2, TCELL0:DBL.W9.2, TCELL0:DBL.E7.1, TCELL0:DBL.E8.0, TCELL0:DBL.E8.1, TCELL0:DBL.E9.0, TCELL0:DBL.E9.1, TCELL1:DBL.W7.0, TCELL1:DBL.W8.0, TCELL1:DBL.W9.0
TCELL0:CLK.IMUX.SEL4TCELL0:PULLUP, TCELL0:DBL.W0.2, TCELL0:DBL.W1.2, TCELL0:DBL.W2.2, TCELL0:DBL.E0.0, TCELL0:DBL.E0.1, TCELL0:DBL.E1.0, TCELL0:DBL.E1.1, TCELL0:DBL.E2.0, TCELL1:DBL.W0.0, TCELL1:DBL.W1.0
TCELL0:CLK.IMUX.SEL5TCELL0:PULLUP, TCELL0:DBL.W3.2, TCELL0:DBL.W4.2, TCELL0:DBL.E2.1, TCELL0:DBL.E3.0, TCELL0:DBL.E3.1, TCELL0:DBL.E4.0, TCELL0:DBL.E4.1, TCELL1:DBL.W2.0, TCELL1:DBL.W3.0, TCELL1:DBL.W4.0
TCELL0:CLK.IMUX.SEL6TCELL0:PULLUP, TCELL0:DBL.W5.2, TCELL0:DBL.W6.2, TCELL0:DBL.W7.2, TCELL0:DBL.E5.0, TCELL0:DBL.E5.1, TCELL0:DBL.E6.0, TCELL0:DBL.E6.1, TCELL0:DBL.E7.0, TCELL1:DBL.W5.0, TCELL1:DBL.W6.0
TCELL0:CLK.IMUX.SEL7TCELL0:PULLUP, TCELL0:DBL.W8.2, TCELL0:DBL.W9.2, TCELL0:DBL.E7.1, TCELL0:DBL.E8.0, TCELL0:DBL.E8.1, TCELL0:DBL.E9.0, TCELL0:DBL.E9.1, TCELL1:DBL.W7.0, TCELL1:DBL.W8.0, TCELL1:DBL.W9.0
TCELL0:CLK.IMUX.CLK0TCELL0:PULLUP, TCELL0:DBL.W0.2, TCELL0:DBL.W1.2, TCELL0:DBL.W2.2, TCELL0:DBL.E0.0, TCELL0:DBL.E0.1, TCELL0:DBL.E1.0, TCELL0:DBL.E1.1, TCELL0:DBL.E2.0, TCELL1:DBL.W0.0, TCELL1:DBL.W1.0
TCELL0:CLK.IMUX.CLK1TCELL0:PULLUP, TCELL0:DBL.W3.2, TCELL0:DBL.W4.2, TCELL0:DBL.E2.1, TCELL0:DBL.E3.0, TCELL0:DBL.E3.1, TCELL0:DBL.E4.0, TCELL0:DBL.E4.1, TCELL1:DBL.W2.0, TCELL1:DBL.W3.0, TCELL1:DBL.W4.0
TCELL0:CLK.IMUX.CLK2TCELL0:PULLUP, TCELL0:DBL.W5.2, TCELL0:DBL.W6.2, TCELL0:DBL.W7.2, TCELL0:DBL.E5.0, TCELL0:DBL.E5.1, TCELL0:DBL.E6.0, TCELL0:DBL.E6.1, TCELL0:DBL.E7.0, TCELL1:DBL.W5.0, TCELL1:DBL.W6.0
TCELL0:CLK.IMUX.CLK3TCELL0:PULLUP, TCELL0:DBL.W8.2, TCELL0:DBL.W9.2, TCELL0:DBL.E7.1, TCELL0:DBL.E8.0, TCELL0:DBL.E8.1, TCELL0:DBL.E9.0, TCELL0:DBL.E9.1, TCELL1:DBL.W7.0, TCELL1:DBL.W8.0, TCELL1:DBL.W9.0
TCELL0:CLK.IMUX.CLK4TCELL0:PULLUP, TCELL0:DBL.W0.2, TCELL0:DBL.W1.2, TCELL0:DBL.W2.2, TCELL0:DBL.E0.0, TCELL0:DBL.E0.1, TCELL0:DBL.E1.0, TCELL0:DBL.E1.1, TCELL0:DBL.E2.0, TCELL1:DBL.W0.0, TCELL1:DBL.W1.0
TCELL0:CLK.IMUX.CLK5TCELL0:PULLUP, TCELL0:DBL.W3.2, TCELL0:DBL.W4.2, TCELL0:DBL.E2.1, TCELL0:DBL.E3.0, TCELL0:DBL.E3.1, TCELL0:DBL.E4.0, TCELL0:DBL.E4.1, TCELL1:DBL.W2.0, TCELL1:DBL.W3.0, TCELL1:DBL.W4.0
TCELL0:CLK.IMUX.CLK6TCELL0:PULLUP, TCELL0:DBL.W5.2, TCELL0:DBL.W6.2, TCELL0:DBL.W7.2, TCELL0:DBL.E5.0, TCELL0:DBL.E5.1, TCELL0:DBL.E6.0, TCELL0:DBL.E6.1, TCELL0:DBL.E7.0, TCELL1:DBL.W5.0, TCELL1:DBL.W6.0
TCELL0:CLK.IMUX.CLK7TCELL0:PULLUP, TCELL0:DBL.W8.2, TCELL0:DBL.W9.2, TCELL0:DBL.E7.1, TCELL0:DBL.E8.0, TCELL0:DBL.E8.1, TCELL0:DBL.E9.0, TCELL0:DBL.E9.1, TCELL1:DBL.W7.0, TCELL1:DBL.W8.0, TCELL1:DBL.W9.0
TCELL1:OMUX10.NTCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL1:OMUX11.NTCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL1:OMUX12.NTCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL1:OMUX15.NTCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7

Bel BUFGMUX0

virtex2 CLKB.V2 bel BUFGMUX0
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK0
OoutputTCELL0:CLK.OUT.0
SinputTCELL0:CLK.IMUX.SEL0

Bel BUFGMUX1

virtex2 CLKB.V2 bel BUFGMUX1
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK1
OoutputTCELL0:CLK.OUT.1
SinputTCELL0:CLK.IMUX.SEL1

Bel BUFGMUX2

virtex2 CLKB.V2 bel BUFGMUX2
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK2
OoutputTCELL0:CLK.OUT.2
SinputTCELL0:CLK.IMUX.SEL2

Bel BUFGMUX3

virtex2 CLKB.V2 bel BUFGMUX3
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK3
OoutputTCELL0:CLK.OUT.3
SinputTCELL0:CLK.IMUX.SEL3

Bel BUFGMUX4

virtex2 CLKB.V2 bel BUFGMUX4
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK4
OoutputTCELL0:CLK.OUT.4
SinputTCELL0:CLK.IMUX.SEL4

Bel BUFGMUX5

virtex2 CLKB.V2 bel BUFGMUX5
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK5
OoutputTCELL0:CLK.OUT.5
SinputTCELL0:CLK.IMUX.SEL5

Bel BUFGMUX6

virtex2 CLKB.V2 bel BUFGMUX6
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK6
OoutputTCELL0:CLK.OUT.6
SinputTCELL0:CLK.IMUX.SEL6

Bel BUFGMUX7

virtex2 CLKB.V2 bel BUFGMUX7
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK7
OoutputTCELL0:CLK.OUT.7
SinputTCELL0:CLK.IMUX.SEL7

Bel GLOBALSIG_S0

virtex2 CLKB.V2 bel GLOBALSIG_S0
PinDirectionWires

Bel GLOBALSIG_S1

virtex2 CLKB.V2 bel GLOBALSIG_S1
PinDirectionWires

Bel wires

virtex2 CLKB.V2 bel wires
WirePins
TCELL0:CLK.IMUX.SEL0BUFGMUX0.S
TCELL0:CLK.IMUX.SEL1BUFGMUX1.S
TCELL0:CLK.IMUX.SEL2BUFGMUX2.S
TCELL0:CLK.IMUX.SEL3BUFGMUX3.S
TCELL0:CLK.IMUX.SEL4BUFGMUX4.S
TCELL0:CLK.IMUX.SEL5BUFGMUX5.S
TCELL0:CLK.IMUX.SEL6BUFGMUX6.S
TCELL0:CLK.IMUX.SEL7BUFGMUX7.S
TCELL0:CLK.IMUX.CLK0BUFGMUX0.CLK
TCELL0:CLK.IMUX.CLK1BUFGMUX1.CLK
TCELL0:CLK.IMUX.CLK2BUFGMUX2.CLK
TCELL0:CLK.IMUX.CLK3BUFGMUX3.CLK
TCELL0:CLK.IMUX.CLK4BUFGMUX4.CLK
TCELL0:CLK.IMUX.CLK5BUFGMUX5.CLK
TCELL0:CLK.IMUX.CLK6BUFGMUX6.CLK
TCELL0:CLK.IMUX.CLK7BUFGMUX7.CLK
TCELL0:CLK.OUT.0BUFGMUX0.O
TCELL0:CLK.OUT.1BUFGMUX1.O
TCELL0:CLK.OUT.2BUFGMUX2.O
TCELL0:CLK.OUT.3BUFGMUX3.O
TCELL0:CLK.OUT.4BUFGMUX4.O
TCELL0:CLK.OUT.5BUFGMUX5.O
TCELL0:CLK.OUT.6BUFGMUX6.O
TCELL0:CLK.OUT.7BUFGMUX7.O

Bitstream

virtex2 CLKB.V2 bittile 0
BitFrame
0 1 2 3
76 INT:MUX.0.CLK.IMUX.CLK3[5] INT:MUX.0.CLK.IMUX.SEL3[0] INT:MUX.0.CLK.IMUX.SEL7[0] INT:MUX.0.CLK.IMUX.CLK7[5]
75 INT:MUX.0.CLK.IMUX.CLK3[0] INT:MUX.0.CLK.IMUX.SEL3[1] INT:MUX.0.CLK.IMUX.SEL7[1] INT:MUX.0.CLK.IMUX.CLK7[0]
74 INT:MUX.0.CLK.IMUX.CLK3[1] INT:MUX.0.CLK.IMUX.SEL3[2] INT:MUX.0.CLK.IMUX.SEL7[2] INT:MUX.0.CLK.IMUX.CLK7[1]
73 INT:MUX.0.CLK.IMUX.CLK3[2] INT:MUX.0.CLK.IMUX.SEL3[3] INT:MUX.0.CLK.IMUX.SEL7[3] INT:MUX.0.CLK.IMUX.CLK7[2]
72 INT:MUX.0.CLK.IMUX.CLK3[3] INT:MUX.0.CLK.IMUX.SEL3[4] INT:MUX.0.CLK.IMUX.SEL7[4] INT:MUX.0.CLK.IMUX.CLK7[3]
71 INT:MUX.0.CLK.IMUX.CLK3[4] INT:MUX.0.CLK.IMUX.SEL3[5] INT:MUX.0.CLK.IMUX.SEL7[5] INT:MUX.0.CLK.IMUX.CLK7[4]
70 - ~INT:INV.0.CLK.IMUX.SEL3 ~INT:INV.0.CLK.IMUX.SEL7 -
69 - - - -
68 - - - -
67 - - - -
66 - - - -
65 - - - -
64 INT:MUX.0.CLK.IMUX.CLK2[5] INT:MUX.0.CLK.IMUX.SEL2[0] INT:MUX.0.CLK.IMUX.SEL6[0] INT:MUX.0.CLK.IMUX.CLK6[5]
63 INT:MUX.0.CLK.IMUX.CLK2[0] INT:MUX.0.CLK.IMUX.SEL2[1] INT:MUX.0.CLK.IMUX.SEL6[1] INT:MUX.0.CLK.IMUX.CLK6[0]
62 INT:MUX.0.CLK.IMUX.CLK2[1] INT:MUX.0.CLK.IMUX.SEL2[2] INT:MUX.0.CLK.IMUX.SEL6[2] INT:MUX.0.CLK.IMUX.CLK6[1]
61 INT:MUX.0.CLK.IMUX.CLK2[2] INT:MUX.0.CLK.IMUX.SEL2[3] INT:MUX.0.CLK.IMUX.SEL6[3] INT:MUX.0.CLK.IMUX.CLK6[2]
60 INT:MUX.0.CLK.IMUX.CLK2[3] INT:MUX.0.CLK.IMUX.SEL2[4] INT:MUX.0.CLK.IMUX.SEL6[4] INT:MUX.0.CLK.IMUX.CLK6[3]
59 INT:MUX.0.CLK.IMUX.CLK2[4] INT:MUX.0.CLK.IMUX.SEL2[5] INT:MUX.0.CLK.IMUX.SEL6[5] INT:MUX.0.CLK.IMUX.CLK6[4]
58 - ~INT:INV.0.CLK.IMUX.SEL2 ~INT:INV.0.CLK.IMUX.SEL6 -
57 - - - -
56 - - - -
55 - - - -
54 - - - -
53 - - - -
52 INT:MUX.0.CLK.IMUX.CLK1[5] INT:MUX.0.CLK.IMUX.SEL1[0] INT:MUX.0.CLK.IMUX.SEL5[0] INT:MUX.0.CLK.IMUX.CLK5[5]
51 INT:MUX.0.CLK.IMUX.CLK1[0] INT:MUX.0.CLK.IMUX.SEL1[1] INT:MUX.0.CLK.IMUX.SEL5[1] INT:MUX.0.CLK.IMUX.CLK5[0]
50 INT:MUX.0.CLK.IMUX.CLK1[1] INT:MUX.0.CLK.IMUX.SEL1[2] INT:MUX.0.CLK.IMUX.SEL5[2] INT:MUX.0.CLK.IMUX.CLK5[1]
49 INT:MUX.0.CLK.IMUX.CLK1[2] INT:MUX.0.CLK.IMUX.SEL1[3] INT:MUX.0.CLK.IMUX.SEL5[3] INT:MUX.0.CLK.IMUX.CLK5[2]
48 INT:MUX.0.CLK.IMUX.CLK1[3] INT:MUX.0.CLK.IMUX.SEL1[4] INT:MUX.0.CLK.IMUX.SEL5[4] INT:MUX.0.CLK.IMUX.CLK5[3]
47 INT:MUX.0.CLK.IMUX.CLK1[4] INT:MUX.0.CLK.IMUX.SEL1[5] INT:MUX.0.CLK.IMUX.SEL5[5] INT:MUX.0.CLK.IMUX.CLK5[4]
46 - ~INT:INV.0.CLK.IMUX.SEL1 ~INT:INV.0.CLK.IMUX.SEL5 -
45 - - - -
44 - - - -
43 - - - -
42 - - - -
41 - - - -
40 INT:MUX.0.CLK.IMUX.CLK0[5] INT:MUX.0.CLK.IMUX.SEL0[0] INT:MUX.0.CLK.IMUX.SEL4[0] INT:MUX.0.CLK.IMUX.CLK4[5]
39 INT:MUX.0.CLK.IMUX.CLK0[0] INT:MUX.0.CLK.IMUX.SEL0[1] INT:MUX.0.CLK.IMUX.SEL4[1] INT:MUX.0.CLK.IMUX.CLK4[0]
38 INT:MUX.0.CLK.IMUX.CLK0[1] INT:MUX.0.CLK.IMUX.SEL0[2] INT:MUX.0.CLK.IMUX.SEL4[2] INT:MUX.0.CLK.IMUX.CLK4[1]
37 INT:MUX.0.CLK.IMUX.CLK0[2] INT:MUX.0.CLK.IMUX.SEL0[3] INT:MUX.0.CLK.IMUX.SEL4[3] INT:MUX.0.CLK.IMUX.CLK4[2]
36 INT:MUX.0.CLK.IMUX.CLK0[3] INT:MUX.0.CLK.IMUX.SEL0[4] INT:MUX.0.CLK.IMUX.SEL4[4] INT:MUX.0.CLK.IMUX.CLK4[3]
35 INT:MUX.0.CLK.IMUX.CLK0[4] INT:MUX.0.CLK.IMUX.SEL0[5] INT:MUX.0.CLK.IMUX.SEL4[5] INT:MUX.0.CLK.IMUX.CLK4[4]
34 - ~INT:INV.0.CLK.IMUX.SEL0 ~INT:INV.0.CLK.IMUX.SEL4 -
33 - - - -
32 - - - -
31 - - - -
30 - - - -
29 - - - -
28 INT:MUX.1.OMUX10.N[4] INT:MUX.1.OMUX11.N[0] INT:MUX.0.OMUX11.N[0] INT:MUX.0.OMUX10.N[4]
27 INT:MUX.1.OMUX10.N[0] INT:MUX.1.OMUX11.N[1] INT:MUX.0.OMUX11.N[1] INT:MUX.0.OMUX10.N[0]
26 INT:MUX.1.OMUX10.N[1] INT:MUX.1.OMUX11.N[2] INT:MUX.0.OMUX11.N[2] INT:MUX.0.OMUX10.N[1]
25 INT:MUX.1.OMUX10.N[2] INT:MUX.1.OMUX11.N[3] INT:MUX.0.OMUX11.N[3] INT:MUX.0.OMUX10.N[2]
24 INT:MUX.1.OMUX10.N[3] INT:MUX.1.OMUX11.N[4] INT:MUX.0.OMUX11.N[4] INT:MUX.0.OMUX10.N[3]
23 - - - -
22 - - - -
21 - - - -
20 - - - -
19 - - - -
18 INT:MUX.1.OMUX12.N[4] INT:MUX.1.OMUX15.N[0] INT:MUX.0.OMUX15.N[0] INT:MUX.0.OMUX12.N[4]
17 INT:MUX.1.OMUX12.N[0] INT:MUX.1.OMUX15.N[1] INT:MUX.0.OMUX15.N[1] INT:MUX.0.OMUX12.N[0]
16 INT:MUX.1.OMUX12.N[1] INT:MUX.1.OMUX15.N[2] INT:MUX.0.OMUX15.N[2] INT:MUX.0.OMUX12.N[1]
15 INT:MUX.1.OMUX12.N[2] INT:MUX.1.OMUX15.N[3] INT:MUX.0.OMUX15.N[3] INT:MUX.0.OMUX12.N[2]
14 INT:MUX.1.OMUX12.N[3] INT:MUX.1.OMUX15.N[4] INT:MUX.0.OMUX15.N[4] INT:MUX.0.OMUX12.N[3]
13 - - - -
12 - - - -
11 - - - -
10 BUFGMUX0:MUX.CLK[0] - - BUFGMUX4:MUX.CLK[0]
9 BUFGMUX0:MUX.CLK[3] - - BUFGMUX4:MUX.CLK[3]
8 BUFGMUX0:MUX.CLK[2] - - BUFGMUX4:MUX.CLK[2]
7 BUFGMUX0:MUX.CLK[1] - - BUFGMUX4:MUX.CLK[1]
6 BUFGMUX0:DISABLE_ATTR[0] - - BUFGMUX4:DISABLE_ATTR[0]
5 BUFGMUX1:DISABLE_ATTR[0] - - BUFGMUX5:DISABLE_ATTR[0]
4 BUFGMUX1:MUX.CLK[1] - - BUFGMUX5:MUX.CLK[1]
3 BUFGMUX1:MUX.CLK[2] - - BUFGMUX5:MUX.CLK[2]
2 BUFGMUX1:MUX.CLK[3] - - BUFGMUX5:MUX.CLK[3]
1 BUFGMUX1:MUX.CLK[0] - - BUFGMUX5:MUX.CLK[0]
0 BUFGMUX2:MUX.CLK[0] - - BUFGMUX6:MUX.CLK[0]
virtex2 CLKB.V2 bittile 1
BitFrame
0 1 2 3
15 BUFGMUX2:MUX.CLK[3] - - BUFGMUX6:MUX.CLK[3]
14 BUFGMUX2:MUX.CLK[2] - - BUFGMUX6:MUX.CLK[2]
13 BUFGMUX2:MUX.CLK[1] - - BUFGMUX6:MUX.CLK[1]
12 BUFGMUX2:DISABLE_ATTR[0] - - BUFGMUX6:DISABLE_ATTR[0]
11 BUFGMUX3:DISABLE_ATTR[0] - - BUFGMUX7:DISABLE_ATTR[0]
10 BUFGMUX3:MUX.CLK[1] - - BUFGMUX7:MUX.CLK[1]
9 BUFGMUX3:MUX.CLK[2] - - BUFGMUX7:MUX.CLK[2]
8 BUFGMUX3:MUX.CLK[3] - - BUFGMUX7:MUX.CLK[3]
7 BUFGMUX3:MUX.CLK[0] - - BUFGMUX7:MUX.CLK[0]
6 - - - -
5 - - - -
4 - - - -
3 - - - -
2 - - - -
1 - - - -
0 - - - -
BUFGMUX0:DISABLE_ATTR 0.0.6
BUFGMUX1:DISABLE_ATTR 0.0.5
BUFGMUX2:DISABLE_ATTR 1.0.12
BUFGMUX3:DISABLE_ATTR 1.0.11
BUFGMUX4:DISABLE_ATTR 0.3.6
BUFGMUX5:DISABLE_ATTR 0.3.5
BUFGMUX6:DISABLE_ATTR 1.3.12
BUFGMUX7:DISABLE_ATTR 1.3.11
LOW 0
HIGH 1
BUFGMUX0:MUX.CLK 0.0.9 0.0.8 0.0.7 0.0.10
BUFGMUX1:MUX.CLK 0.0.2 0.0.3 0.0.4 0.0.1
BUFGMUX2:MUX.CLK 1.0.15 1.0.14 1.0.13 0.0.0
BUFGMUX3:MUX.CLK 1.0.8 1.0.9 1.0.10 1.0.7
BUFGMUX4:MUX.CLK 0.3.9 0.3.8 0.3.7 0.3.10
BUFGMUX5:MUX.CLK 0.3.2 0.3.3 0.3.4 0.3.1
BUFGMUX6:MUX.CLK 1.3.15 1.3.14 1.3.13 0.3.0
BUFGMUX7:MUX.CLK 1.3.8 1.3.9 1.3.10 1.3.7
INT 0 0 0 1
CKI 0 0 1 0
DCM_OUT_L 0 1 0 0
DCM_OUT_R 1 0 0 0
INT:INV.0.CLK.IMUX.SEL0 0.1.34
INT:INV.0.CLK.IMUX.SEL1 0.1.46
INT:INV.0.CLK.IMUX.SEL2 0.1.58
INT:INV.0.CLK.IMUX.SEL3 0.1.70
INT:INV.0.CLK.IMUX.SEL4 0.2.34
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Muxes

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Bel BUFGMUX0

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virtex2 CLKB.V2P bel BUFGMUX1
PinDirectionWires
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Bel BUFGMUX2

virtex2 CLKB.V2P bel BUFGMUX2
PinDirectionWires
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PinDirectionWires
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Bel BUFGMUX4

virtex2 CLKB.V2P bel BUFGMUX4
PinDirectionWires
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PinDirectionWires
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Bel BUFGMUX6

virtex2 CLKB.V2P bel BUFGMUX6
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Bel BUFGMUX7

virtex2 CLKB.V2P bel BUFGMUX7
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK7
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Bel GLOBALSIG_S0

virtex2 CLKB.V2P bel GLOBALSIG_S0
PinDirectionWires

Bel GLOBALSIG_S1

virtex2 CLKB.V2P bel GLOBALSIG_S1
PinDirectionWires

Bel BREFCLK

virtex2 CLKB.V2P bel BREFCLK
PinDirectionWires

Bel wires

virtex2 CLKB.V2P bel wires
WirePins
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Bitstream

virtex2 CLKB.V2P bittile 0
BitFrame
0 1 2 3
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70 - ~INT:INV.0.CLK.IMUX.SEL3 ~INT:INV.0.CLK.IMUX.SEL7 -
69 - - - -
68 - - - -
67 - - - -
66 - - - -
65 - - - -
64 INT:MUX.0.CLK.IMUX.CLK2[5] INT:MUX.0.CLK.IMUX.SEL2[0] INT:MUX.0.CLK.IMUX.SEL6[0] INT:MUX.0.CLK.IMUX.CLK6[5]
63 INT:MUX.0.CLK.IMUX.CLK2[0] INT:MUX.0.CLK.IMUX.SEL2[1] INT:MUX.0.CLK.IMUX.SEL6[1] INT:MUX.0.CLK.IMUX.CLK6[0]
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61 INT:MUX.0.CLK.IMUX.CLK2[2] INT:MUX.0.CLK.IMUX.SEL2[3] INT:MUX.0.CLK.IMUX.SEL6[3] INT:MUX.0.CLK.IMUX.CLK6[2]
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59 INT:MUX.0.CLK.IMUX.CLK2[4] INT:MUX.0.CLK.IMUX.SEL2[5] INT:MUX.0.CLK.IMUX.SEL6[5] INT:MUX.0.CLK.IMUX.CLK6[4]
58 - ~INT:INV.0.CLK.IMUX.SEL2 ~INT:INV.0.CLK.IMUX.SEL6 -
57 - - - -
56 - - - -
55 - - - -
54 - - - -
53 - - - -
52 INT:MUX.0.CLK.IMUX.CLK1[5] INT:MUX.0.CLK.IMUX.SEL1[0] INT:MUX.0.CLK.IMUX.SEL5[0] INT:MUX.0.CLK.IMUX.CLK5[5]
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48 INT:MUX.0.CLK.IMUX.CLK1[3] INT:MUX.0.CLK.IMUX.SEL1[4] INT:MUX.0.CLK.IMUX.SEL5[4] INT:MUX.0.CLK.IMUX.CLK5[3]
47 INT:MUX.0.CLK.IMUX.CLK1[4] INT:MUX.0.CLK.IMUX.SEL1[5] INT:MUX.0.CLK.IMUX.SEL5[5] INT:MUX.0.CLK.IMUX.CLK5[4]
46 - ~INT:INV.0.CLK.IMUX.SEL1 ~INT:INV.0.CLK.IMUX.SEL5 -
45 - - - -
44 - - - -
43 - - - -
42 - - - -
41 - - - -
40 INT:MUX.0.CLK.IMUX.CLK0[5] INT:MUX.0.CLK.IMUX.SEL0[0] INT:MUX.0.CLK.IMUX.SEL4[0] INT:MUX.0.CLK.IMUX.CLK4[5]
39 INT:MUX.0.CLK.IMUX.CLK0[0] INT:MUX.0.CLK.IMUX.SEL0[1] INT:MUX.0.CLK.IMUX.SEL4[1] INT:MUX.0.CLK.IMUX.CLK4[0]
38 INT:MUX.0.CLK.IMUX.CLK0[1] INT:MUX.0.CLK.IMUX.SEL0[2] INT:MUX.0.CLK.IMUX.SEL4[2] INT:MUX.0.CLK.IMUX.CLK4[1]
37 INT:MUX.0.CLK.IMUX.CLK0[2] INT:MUX.0.CLK.IMUX.SEL0[3] INT:MUX.0.CLK.IMUX.SEL4[3] INT:MUX.0.CLK.IMUX.CLK4[2]
36 INT:MUX.0.CLK.IMUX.CLK0[3] INT:MUX.0.CLK.IMUX.SEL0[4] INT:MUX.0.CLK.IMUX.SEL4[4] INT:MUX.0.CLK.IMUX.CLK4[3]
35 INT:MUX.0.CLK.IMUX.CLK0[4] INT:MUX.0.CLK.IMUX.SEL0[5] INT:MUX.0.CLK.IMUX.SEL4[5] INT:MUX.0.CLK.IMUX.CLK4[4]
34 - ~INT:INV.0.CLK.IMUX.SEL0 ~INT:INV.0.CLK.IMUX.SEL4 -
33 - - - -
32 - - - -
31 - - - -
30 - - - -
29 - - - -
28 INT:MUX.1.OMUX10.N[4] INT:MUX.1.OMUX11.N[0] INT:MUX.0.OMUX11.N[0] INT:MUX.0.OMUX10.N[4]
27 INT:MUX.1.OMUX10.N[0] INT:MUX.1.OMUX11.N[1] INT:MUX.0.OMUX11.N[1] INT:MUX.0.OMUX10.N[0]
26 INT:MUX.1.OMUX10.N[1] INT:MUX.1.OMUX11.N[2] INT:MUX.0.OMUX11.N[2] INT:MUX.0.OMUX10.N[1]
25 INT:MUX.1.OMUX10.N[2] INT:MUX.1.OMUX11.N[3] INT:MUX.0.OMUX11.N[3] INT:MUX.0.OMUX10.N[2]
24 INT:MUX.1.OMUX10.N[3] INT:MUX.1.OMUX11.N[4] INT:MUX.0.OMUX11.N[4] INT:MUX.0.OMUX10.N[3]
23 - - - -
22 - - - -
21 - - - -
20 - - - -
19 - - - -
18 INT:MUX.1.OMUX12.N[4] INT:MUX.1.OMUX15.N[0] INT:MUX.0.OMUX15.N[0] INT:MUX.0.OMUX12.N[4]
17 INT:MUX.1.OMUX12.N[0] INT:MUX.1.OMUX15.N[1] INT:MUX.0.OMUX15.N[1] INT:MUX.0.OMUX12.N[0]
16 INT:MUX.1.OMUX12.N[1] INT:MUX.1.OMUX15.N[2] INT:MUX.0.OMUX15.N[2] INT:MUX.0.OMUX12.N[1]
15 INT:MUX.1.OMUX12.N[2] INT:MUX.1.OMUX15.N[3] INT:MUX.0.OMUX15.N[3] INT:MUX.0.OMUX12.N[2]
14 INT:MUX.1.OMUX12.N[3] INT:MUX.1.OMUX15.N[4] INT:MUX.0.OMUX15.N[4] INT:MUX.0.OMUX12.N[3]
13 - - - -
12 - - - -
11 - - - -
10 BUFGMUX0:MUX.CLK[0] - - BUFGMUX4:MUX.CLK[0]
9 BUFGMUX0:MUX.CLK[3] - - BUFGMUX4:MUX.CLK[3]
8 BUFGMUX0:MUX.CLK[2] - - BUFGMUX4:MUX.CLK[2]
7 BUFGMUX0:MUX.CLK[1] - - BUFGMUX4:MUX.CLK[1]
6 BUFGMUX0:DISABLE_ATTR[0] - - BUFGMUX4:DISABLE_ATTR[0]
5 BUFGMUX1:DISABLE_ATTR[0] - - BUFGMUX5:DISABLE_ATTR[0]
4 BUFGMUX1:MUX.CLK[1] - - BUFGMUX5:MUX.CLK[1]
3 BUFGMUX1:MUX.CLK[2] - - BUFGMUX5:MUX.CLK[2]
2 BUFGMUX1:MUX.CLK[3] - - BUFGMUX5:MUX.CLK[3]
1 BUFGMUX1:MUX.CLK[0] - - BUFGMUX5:MUX.CLK[0]
0 BUFGMUX2:MUX.CLK[0] - - BUFGMUX6:MUX.CLK[0]
virtex2 CLKB.V2P bittile 1
BitFrame
0 1 2 3
15 BUFGMUX2:MUX.CLK[3] - - BUFGMUX6:MUX.CLK[3]
14 BUFGMUX2:MUX.CLK[2] - - BUFGMUX6:MUX.CLK[2]
13 BUFGMUX2:MUX.CLK[1] - - BUFGMUX6:MUX.CLK[1]
12 BUFGMUX2:DISABLE_ATTR[0] - - BUFGMUX6:DISABLE_ATTR[0]
11 BUFGMUX3:DISABLE_ATTR[0] - - BUFGMUX7:DISABLE_ATTR[0]
10 BUFGMUX3:MUX.CLK[1] - - BUFGMUX7:MUX.CLK[1]
9 BUFGMUX3:MUX.CLK[2] - - BUFGMUX7:MUX.CLK[2]
8 BUFGMUX3:MUX.CLK[3] - - BUFGMUX7:MUX.CLK[3]
7 BUFGMUX3:MUX.CLK[0] - - BUFGMUX7:MUX.CLK[0]
6 - - - -
5 - - - -
4 - - - -
3 - - - -
2 - - - -
1 - - - -
0 - - - -
BUFGMUX0:DISABLE_ATTR 0.0.6
BUFGMUX1:DISABLE_ATTR 0.0.5
BUFGMUX2:DISABLE_ATTR 1.0.12
BUFGMUX3:DISABLE_ATTR 1.0.11
BUFGMUX4:DISABLE_ATTR 0.3.6
BUFGMUX5:DISABLE_ATTR 0.3.5
BUFGMUX6:DISABLE_ATTR 1.3.12
BUFGMUX7:DISABLE_ATTR 1.3.11
LOW 0
HIGH 1
BUFGMUX0:MUX.CLK 0.0.9 0.0.8 0.0.7 0.0.10
BUFGMUX1:MUX.CLK 0.0.2 0.0.3 0.0.4 0.0.1
BUFGMUX2:MUX.CLK 1.0.15 1.0.14 1.0.13 0.0.0
BUFGMUX3:MUX.CLK 1.0.8 1.0.9 1.0.10 1.0.7
BUFGMUX4:MUX.CLK 0.3.9 0.3.8 0.3.7 0.3.10
BUFGMUX5:MUX.CLK 0.3.2 0.3.3 0.3.4 0.3.1
BUFGMUX6:MUX.CLK 1.3.15 1.3.14 1.3.13 0.3.0
BUFGMUX7:MUX.CLK 1.3.8 1.3.9 1.3.10 1.3.7
INT 0 0 0 1
CKI 0 0 1 0
DCM_OUT_L 0 1 0 0
DCM_OUT_R 1 0 0 0
INT:INV.0.CLK.IMUX.SEL0 0.1.34
INT:INV.0.CLK.IMUX.SEL1 0.1.46
INT:INV.0.CLK.IMUX.SEL2 0.1.58
INT:INV.0.CLK.IMUX.SEL3 0.1.70
INT:INV.0.CLK.IMUX.SEL4 0.2.34
INT:INV.0.CLK.IMUX.SEL5 0.2.46
INT:INV.0.CLK.IMUX.SEL6 0.2.58
INT:INV.0.CLK.IMUX.SEL7 0.2.70
inverted ~[0]
INT:MUX.0.CLK.IMUX.CLK0 0.0.40 0.0.35 0.0.36 0.0.37 0.0.38 0.0.39
INT:MUX.0.CLK.IMUX.CLK4 0.3.40 0.3.35 0.3.36 0.3.37 0.3.38 0.3.39
INT:MUX.0.CLK.IMUX.SEL0 0.1.35 0.1.36 0.1.37 0.1.38 0.1.39 0.1.40
INT:MUX.0.CLK.IMUX.SEL4 0.2.35 0.2.36 0.2.37 0.2.38 0.2.39 0.2.40
0.PULLUP 0 0 0 0 0 0
0.DBL.W0.2 0 0 0 0 0 1
0.DBL.W1.2 0 0 0 0 1 0
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1.DBL.W0.0 0 0 1 0 0 0
1.DBL.W1.0 0 1 0 0 0 0
0.DBL.E0.0 1 0 0 0 0 1
0.DBL.E1.0 1 0 0 0 1 0
0.DBL.E2.0 1 0 0 1 0 0
0.DBL.E0.1 1 0 1 0 0 0
0.DBL.E1.1 1 1 0 0 0 0
INT:MUX.0.CLK.IMUX.CLK1 0.0.52 0.0.47 0.0.48 0.0.49 0.0.50 0.0.51
INT:MUX.0.CLK.IMUX.CLK5 0.3.52 0.3.47 0.3.48 0.3.49 0.3.50 0.3.51
INT:MUX.0.CLK.IMUX.SEL1 0.1.47 0.1.48 0.1.49 0.1.50 0.1.51 0.1.52
INT:MUX.0.CLK.IMUX.SEL5 0.2.47 0.2.48 0.2.49 0.2.50 0.2.51 0.2.52
0.PULLUP 0 0 0 0 0 0
0.DBL.W3.2 0 0 0 0 0 1
0.DBL.W4.2 0 0 0 0 1 0
1.DBL.W2.0 0 0 0 1 0 0
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1.DBL.W4.0 0 1 0 0 0 0
0.DBL.E3.0 1 0 0 0 0 1
0.DBL.E4.0 1 0 0 0 1 0
0.DBL.E2.1 1 0 0 1 0 0
0.DBL.E3.1 1 0 1 0 0 0
0.DBL.E4.1 1 1 0 0 0 0
INT:MUX.0.CLK.IMUX.CLK2 0.0.64 0.0.59 0.0.60 0.0.61 0.0.62 0.0.63
INT:MUX.0.CLK.IMUX.CLK6 0.3.64 0.3.59 0.3.60 0.3.61 0.3.62 0.3.63
INT:MUX.0.CLK.IMUX.SEL2 0.1.59 0.1.60 0.1.61 0.1.62 0.1.63 0.1.64
INT:MUX.0.CLK.IMUX.SEL6 0.2.59 0.2.60 0.2.61 0.2.62 0.2.63 0.2.64
0.PULLUP 0 0 0 0 0 0
0.DBL.W5.2 0 0 0 0 0 1
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1.DBL.W6.0 0 1 0 0 0 0
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0.DBL.E6.1 1 1 0 0 0 0
INT:MUX.0.CLK.IMUX.CLK3 0.0.76 0.0.71 0.0.72 0.0.73 0.0.74 0.0.75
INT:MUX.0.CLK.IMUX.CLK7 0.3.76 0.3.71 0.3.72 0.3.73 0.3.74 0.3.75
INT:MUX.0.CLK.IMUX.SEL3 0.1.71 0.1.72 0.1.73 0.1.74 0.1.75 0.1.76
INT:MUX.0.CLK.IMUX.SEL7 0.2.71 0.2.72 0.2.73 0.2.74 0.2.75 0.2.76
0.PULLUP 0 0 0 0 0 0
0.DBL.W8.2 0 0 0 0 0 1
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1.DBL.W8.0 0 0 1 0 0 0
1.DBL.W9.0 0 1 0 0 0 0
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0.DBL.E9.0 1 0 0 0 1 0
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0.DBL.E8.1 1 0 1 0 0 0
0.DBL.E9.1 1 1 0 0 0 0
INT:MUX.0.OMUX10.N 0.3.28 0.3.24 0.3.25 0.3.26 0.3.27
INT:MUX.0.OMUX11.N 0.2.24 0.2.25 0.2.26 0.2.27 0.2.28
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INT:MUX.0.OMUX15.N 0.2.14 0.2.15 0.2.16 0.2.17 0.2.18
NONE 0 0 0 0 0
0.CLK.OUT.0 0 0 0 0 1
0.CLK.OUT.1 0 0 0 1 0
0.CLK.OUT.2 0 0 1 0 0
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0.CLK.OUT.7 1 1 0 0 0
INT:MUX.1.OMUX10.N 0.0.28 0.0.24 0.0.25 0.0.26 0.0.27
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INT:MUX.1.OMUX15.N 0.1.14 0.1.15 0.1.16 0.1.17 0.1.18
NONE 0 0 0 0 0
0.CLK.OUT.4 0 0 0 0 1
0.CLK.OUT.5 0 0 0 1 0
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0.CLK.OUT.3 1 1 0 0 0

Tile CLKB.V2PX

Cells: 2 IRIs: 0

Muxes

virtex2 CLKB.V2PX muxes
DestinationSources
TCELL0:OMUX10.NTCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL0:OMUX11.NTCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL0:OMUX12.NTCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL0:OMUX15.NTCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL0:CLK.IMUX.SEL0TCELL0:PULLUP, TCELL0:DBL.W0.2, TCELL0:DBL.W1.2, TCELL0:DBL.W2.2, TCELL0:DBL.E0.0, TCELL0:DBL.E0.1, TCELL0:DBL.E1.0, TCELL0:DBL.E1.1, TCELL0:DBL.E2.0, TCELL1:DBL.W0.0, TCELL1:DBL.W1.0
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TCELL1:OMUX10.NTCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
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TCELL1:OMUX12.NTCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL1:OMUX15.NTCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7

Bel BUFGMUX0

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PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK0
OoutputTCELL0:CLK.OUT.0
SinputTCELL0:CLK.IMUX.SEL0

Bel BUFGMUX1

virtex2 CLKB.V2PX bel BUFGMUX1
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK1
OoutputTCELL0:CLK.OUT.1
SinputTCELL0:CLK.IMUX.SEL1

Bel BUFGMUX2

virtex2 CLKB.V2PX bel BUFGMUX2
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK2
OoutputTCELL0:CLK.OUT.2
SinputTCELL0:CLK.IMUX.SEL2

Bel BUFGMUX3

virtex2 CLKB.V2PX bel BUFGMUX3
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK3
OoutputTCELL0:CLK.OUT.3
SinputTCELL0:CLK.IMUX.SEL3

Bel BUFGMUX4

virtex2 CLKB.V2PX bel BUFGMUX4
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK4
OoutputTCELL0:CLK.OUT.4
SinputTCELL0:CLK.IMUX.SEL4

Bel BUFGMUX5

virtex2 CLKB.V2PX bel BUFGMUX5
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK5
OoutputTCELL0:CLK.OUT.5
SinputTCELL0:CLK.IMUX.SEL5

Bel BUFGMUX6

virtex2 CLKB.V2PX bel BUFGMUX6
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK6
OoutputTCELL0:CLK.OUT.6
SinputTCELL0:CLK.IMUX.SEL6

Bel BUFGMUX7

virtex2 CLKB.V2PX bel BUFGMUX7
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK7
OoutputTCELL0:CLK.OUT.7
SinputTCELL0:CLK.IMUX.SEL7

Bel GLOBALSIG_S0

virtex2 CLKB.V2PX bel GLOBALSIG_S0
PinDirectionWires

Bel GLOBALSIG_S1

virtex2 CLKB.V2PX bel GLOBALSIG_S1
PinDirectionWires

Bel wires

virtex2 CLKB.V2PX bel wires
WirePins
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TCELL0:CLK.OUT.7BUFGMUX7.O

Bitstream

virtex2 CLKB.V2PX bittile 0
BitFrame
0 1 2 3
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75 INT:MUX.0.CLK.IMUX.CLK3[0] INT:MUX.0.CLK.IMUX.SEL3[1] INT:MUX.0.CLK.IMUX.SEL7[1] INT:MUX.0.CLK.IMUX.CLK7[0]
74 INT:MUX.0.CLK.IMUX.CLK3[1] INT:MUX.0.CLK.IMUX.SEL3[2] INT:MUX.0.CLK.IMUX.SEL7[2] INT:MUX.0.CLK.IMUX.CLK7[1]
73 INT:MUX.0.CLK.IMUX.CLK3[2] INT:MUX.0.CLK.IMUX.SEL3[3] INT:MUX.0.CLK.IMUX.SEL7[3] INT:MUX.0.CLK.IMUX.CLK7[2]
72 INT:MUX.0.CLK.IMUX.CLK3[3] INT:MUX.0.CLK.IMUX.SEL3[4] INT:MUX.0.CLK.IMUX.SEL7[4] INT:MUX.0.CLK.IMUX.CLK7[3]
71 INT:MUX.0.CLK.IMUX.CLK3[4] INT:MUX.0.CLK.IMUX.SEL3[5] INT:MUX.0.CLK.IMUX.SEL7[5] INT:MUX.0.CLK.IMUX.CLK7[4]
70 - ~INT:INV.0.CLK.IMUX.SEL3 ~INT:INV.0.CLK.IMUX.SEL7 -
69 - - - -
68 - - - -
67 - - - -
66 - - - -
65 - - - -
64 INT:MUX.0.CLK.IMUX.CLK2[5] INT:MUX.0.CLK.IMUX.SEL2[0] INT:MUX.0.CLK.IMUX.SEL6[0] INT:MUX.0.CLK.IMUX.CLK6[5]
63 INT:MUX.0.CLK.IMUX.CLK2[0] INT:MUX.0.CLK.IMUX.SEL2[1] INT:MUX.0.CLK.IMUX.SEL6[1] INT:MUX.0.CLK.IMUX.CLK6[0]
62 INT:MUX.0.CLK.IMUX.CLK2[1] INT:MUX.0.CLK.IMUX.SEL2[2] INT:MUX.0.CLK.IMUX.SEL6[2] INT:MUX.0.CLK.IMUX.CLK6[1]
61 INT:MUX.0.CLK.IMUX.CLK2[2] INT:MUX.0.CLK.IMUX.SEL2[3] INT:MUX.0.CLK.IMUX.SEL6[3] INT:MUX.0.CLK.IMUX.CLK6[2]
60 INT:MUX.0.CLK.IMUX.CLK2[3] INT:MUX.0.CLK.IMUX.SEL2[4] INT:MUX.0.CLK.IMUX.SEL6[4] INT:MUX.0.CLK.IMUX.CLK6[3]
59 INT:MUX.0.CLK.IMUX.CLK2[4] INT:MUX.0.CLK.IMUX.SEL2[5] INT:MUX.0.CLK.IMUX.SEL6[5] INT:MUX.0.CLK.IMUX.CLK6[4]
58 - ~INT:INV.0.CLK.IMUX.SEL2 ~INT:INV.0.CLK.IMUX.SEL6 -
57 - - - -
56 - - - -
55 - - - -
54 - - - -
53 - - - -
52 INT:MUX.0.CLK.IMUX.CLK1[5] INT:MUX.0.CLK.IMUX.SEL1[0] INT:MUX.0.CLK.IMUX.SEL5[0] INT:MUX.0.CLK.IMUX.CLK5[5]
51 INT:MUX.0.CLK.IMUX.CLK1[0] INT:MUX.0.CLK.IMUX.SEL1[1] INT:MUX.0.CLK.IMUX.SEL5[1] INT:MUX.0.CLK.IMUX.CLK5[0]
50 INT:MUX.0.CLK.IMUX.CLK1[1] INT:MUX.0.CLK.IMUX.SEL1[2] INT:MUX.0.CLK.IMUX.SEL5[2] INT:MUX.0.CLK.IMUX.CLK5[1]
49 INT:MUX.0.CLK.IMUX.CLK1[2] INT:MUX.0.CLK.IMUX.SEL1[3] INT:MUX.0.CLK.IMUX.SEL5[3] INT:MUX.0.CLK.IMUX.CLK5[2]
48 INT:MUX.0.CLK.IMUX.CLK1[3] INT:MUX.0.CLK.IMUX.SEL1[4] INT:MUX.0.CLK.IMUX.SEL5[4] INT:MUX.0.CLK.IMUX.CLK5[3]
47 INT:MUX.0.CLK.IMUX.CLK1[4] INT:MUX.0.CLK.IMUX.SEL1[5] INT:MUX.0.CLK.IMUX.SEL5[5] INT:MUX.0.CLK.IMUX.CLK5[4]
46 - ~INT:INV.0.CLK.IMUX.SEL1 ~INT:INV.0.CLK.IMUX.SEL5 -
45 - - - -
44 - - - -
43 - - - -
42 - - - -
41 - - - -
40 INT:MUX.0.CLK.IMUX.CLK0[5] INT:MUX.0.CLK.IMUX.SEL0[0] INT:MUX.0.CLK.IMUX.SEL4[0] INT:MUX.0.CLK.IMUX.CLK4[5]
39 INT:MUX.0.CLK.IMUX.CLK0[0] INT:MUX.0.CLK.IMUX.SEL0[1] INT:MUX.0.CLK.IMUX.SEL4[1] INT:MUX.0.CLK.IMUX.CLK4[0]
38 INT:MUX.0.CLK.IMUX.CLK0[1] INT:MUX.0.CLK.IMUX.SEL0[2] INT:MUX.0.CLK.IMUX.SEL4[2] INT:MUX.0.CLK.IMUX.CLK4[1]
37 INT:MUX.0.CLK.IMUX.CLK0[2] INT:MUX.0.CLK.IMUX.SEL0[3] INT:MUX.0.CLK.IMUX.SEL4[3] INT:MUX.0.CLK.IMUX.CLK4[2]
36 INT:MUX.0.CLK.IMUX.CLK0[3] INT:MUX.0.CLK.IMUX.SEL0[4] INT:MUX.0.CLK.IMUX.SEL4[4] INT:MUX.0.CLK.IMUX.CLK4[3]
35 INT:MUX.0.CLK.IMUX.CLK0[4] INT:MUX.0.CLK.IMUX.SEL0[5] INT:MUX.0.CLK.IMUX.SEL4[5] INT:MUX.0.CLK.IMUX.CLK4[4]
34 - ~INT:INV.0.CLK.IMUX.SEL0 ~INT:INV.0.CLK.IMUX.SEL4 -
33 - - - -
32 - - - -
31 - - - -
30 - - - -
29 - - - -
28 INT:MUX.1.OMUX10.N[4] INT:MUX.1.OMUX11.N[0] INT:MUX.0.OMUX11.N[0] INT:MUX.0.OMUX10.N[4]
27 INT:MUX.1.OMUX10.N[0] INT:MUX.1.OMUX11.N[1] INT:MUX.0.OMUX11.N[1] INT:MUX.0.OMUX10.N[0]
26 INT:MUX.1.OMUX10.N[1] INT:MUX.1.OMUX11.N[2] INT:MUX.0.OMUX11.N[2] INT:MUX.0.OMUX10.N[1]
25 INT:MUX.1.OMUX10.N[2] INT:MUX.1.OMUX11.N[3] INT:MUX.0.OMUX11.N[3] INT:MUX.0.OMUX10.N[2]
24 INT:MUX.1.OMUX10.N[3] INT:MUX.1.OMUX11.N[4] INT:MUX.0.OMUX11.N[4] INT:MUX.0.OMUX10.N[3]
23 - - - -
22 - - - -
21 - - - -
20 - - - -
19 - - - -
18 INT:MUX.1.OMUX12.N[4] INT:MUX.1.OMUX15.N[0] INT:MUX.0.OMUX15.N[0] INT:MUX.0.OMUX12.N[4]
17 INT:MUX.1.OMUX12.N[0] INT:MUX.1.OMUX15.N[1] INT:MUX.0.OMUX15.N[1] INT:MUX.0.OMUX12.N[0]
16 INT:MUX.1.OMUX12.N[1] INT:MUX.1.OMUX15.N[2] INT:MUX.0.OMUX15.N[2] INT:MUX.0.OMUX12.N[1]
15 INT:MUX.1.OMUX12.N[2] INT:MUX.1.OMUX15.N[3] INT:MUX.0.OMUX15.N[3] INT:MUX.0.OMUX12.N[2]
14 INT:MUX.1.OMUX12.N[3] INT:MUX.1.OMUX15.N[4] INT:MUX.0.OMUX15.N[4] INT:MUX.0.OMUX12.N[3]
13 - - - -
12 - - - -
11 - - - -
10 BUFGMUX0:MUX.CLK[0] - - BUFGMUX4:MUX.CLK[0]
9 BUFGMUX0:MUX.CLK[3] - - BUFGMUX4:MUX.CLK[3]
8 BUFGMUX0:MUX.CLK[2] - - BUFGMUX4:MUX.CLK[2]
7 BUFGMUX0:MUX.CLK[1] - - BUFGMUX4:MUX.CLK[1]
6 BUFGMUX0:DISABLE_ATTR[0] - - BUFGMUX4:DISABLE_ATTR[0]
5 BUFGMUX1:DISABLE_ATTR[0] - - BUFGMUX5:DISABLE_ATTR[0]
4 BUFGMUX1:MUX.CLK[1] - - BUFGMUX5:MUX.CLK[1]
3 BUFGMUX1:MUX.CLK[2] - - BUFGMUX5:MUX.CLK[2]
2 BUFGMUX1:MUX.CLK[3] - - BUFGMUX5:MUX.CLK[3]
1 BUFGMUX1:MUX.CLK[0] - - BUFGMUX5:MUX.CLK[0]
0 BUFGMUX2:MUX.CLK[0] - - BUFGMUX6:MUX.CLK[0]
virtex2 CLKB.V2PX bittile 1
BitFrame
0 1 2 3
15 BUFGMUX2:MUX.CLK[3] - - BUFGMUX6:MUX.CLK[3]
14 BUFGMUX2:MUX.CLK[2] - - BUFGMUX6:MUX.CLK[2]
13 BUFGMUX2:MUX.CLK[1] - - BUFGMUX6:MUX.CLK[1]
12 BUFGMUX2:DISABLE_ATTR[0] - - BUFGMUX6:DISABLE_ATTR[0]
11 BUFGMUX3:DISABLE_ATTR[0] - - BUFGMUX7:DISABLE_ATTR[0]
10 BUFGMUX3:MUX.CLK[1] - - BUFGMUX7:MUX.CLK[1]
9 BUFGMUX3:MUX.CLK[2] - - BUFGMUX7:MUX.CLK[2]
8 BUFGMUX3:MUX.CLK[3] - - BUFGMUX7:MUX.CLK[3]
7 BUFGMUX3:MUX.CLK[0] - - BUFGMUX7:MUX.CLK[0]
6 - - - -
5 - - - -
4 - - - -
3 - - - -
2 - - - -
1 - - - -
0 - - - -
BUFGMUX0:DISABLE_ATTR 0.0.6
BUFGMUX1:DISABLE_ATTR 0.0.5
BUFGMUX2:DISABLE_ATTR 1.0.12
BUFGMUX3:DISABLE_ATTR 1.0.11
BUFGMUX4:DISABLE_ATTR 0.3.6
BUFGMUX5:DISABLE_ATTR 0.3.5
BUFGMUX6:DISABLE_ATTR 1.3.12
BUFGMUX7:DISABLE_ATTR 1.3.11
LOW 0
HIGH 1
BUFGMUX0:MUX.CLK 0.0.9 0.0.8 0.0.7 0.0.10
BUFGMUX1:MUX.CLK 0.0.2 0.0.3 0.0.4 0.0.1
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BUFGMUX3:MUX.CLK 1.0.8 1.0.9 1.0.10 1.0.7
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BUFGMUX5:MUX.CLK 0.3.2 0.3.3 0.3.4 0.3.1
BUFGMUX6:MUX.CLK 1.3.15 1.3.14 1.3.13 0.3.0
BUFGMUX7:MUX.CLK 1.3.8 1.3.9 1.3.10 1.3.7
INT 0 0 0 1
CKI 0 0 1 0
DCM_OUT_L 0 1 0 0
DCM_OUT_R 1 0 0 0
INT:INV.0.CLK.IMUX.SEL0 0.1.34
INT:INV.0.CLK.IMUX.SEL1 0.1.46
INT:INV.0.CLK.IMUX.SEL2 0.1.58
INT:INV.0.CLK.IMUX.SEL3 0.1.70
INT:INV.0.CLK.IMUX.SEL4 0.2.34
INT:INV.0.CLK.IMUX.SEL5 0.2.46
INT:INV.0.CLK.IMUX.SEL6 0.2.58
INT:INV.0.CLK.IMUX.SEL7 0.2.70
inverted ~[0]
INT:MUX.0.CLK.IMUX.CLK0 0.0.40 0.0.35 0.0.36 0.0.37 0.0.38 0.0.39
INT:MUX.0.CLK.IMUX.CLK4 0.3.40 0.3.35 0.3.36 0.3.37 0.3.38 0.3.39
INT:MUX.0.CLK.IMUX.SEL0 0.1.35 0.1.36 0.1.37 0.1.38 0.1.39 0.1.40
INT:MUX.0.CLK.IMUX.SEL4 0.2.35 0.2.36 0.2.37 0.2.38 0.2.39 0.2.40
0.PULLUP 0 0 0 0 0 0
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1.DBL.W1.0 0 1 0 0 0 0
0.DBL.E0.0 1 0 0 0 0 1
0.DBL.E1.0 1 0 0 0 1 0
0.DBL.E2.0 1 0 0 1 0 0
0.DBL.E0.1 1 0 1 0 0 0
0.DBL.E1.1 1 1 0 0 0 0
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0.DBL.E4.1 1 1 0 0 0 0
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INT:MUX.0.CLK.IMUX.CLK7 0.3.76 0.3.71 0.3.72 0.3.73 0.3.74 0.3.75
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0.DBL.E8.1 1 0 1 0 0 0
0.DBL.E9.1 1 1 0 0 0 0
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INT:MUX.0.OMUX15.N 0.2.14 0.2.15 0.2.16 0.2.17 0.2.18
NONE 0 0 0 0 0
0.CLK.OUT.0 0 0 0 0 1
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NONE 0 0 0 0 0
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0.CLK.OUT.3 1 1 0 0 0

Tile CLKT.V2

Cells: 2 IRIs: 0

Muxes

virtex2 CLKT.V2 muxes
DestinationSources
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TCELL0:OMUX3.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL0:OMUX4.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL0:OMUX5.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL0:CLK.IMUX.SEL0TCELL0:PULLUP, TCELL0:DBL.W0.2, TCELL0:DBL.W1.2, TCELL0:DBL.W2.2, TCELL0:DBL.E0.0, TCELL0:DBL.E0.1, TCELL0:DBL.E1.0, TCELL0:DBL.E1.1, TCELL0:DBL.E2.0, TCELL1:DBL.W0.0, TCELL1:DBL.W1.0
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TCELL0:CLK.IMUX.SEL2TCELL0:PULLUP, TCELL0:DBL.W5.2, TCELL0:DBL.W6.2, TCELL0:DBL.W7.2, TCELL0:DBL.E5.0, TCELL0:DBL.E5.1, TCELL0:DBL.E6.0, TCELL0:DBL.E6.1, TCELL0:DBL.E7.0, TCELL1:DBL.W5.0, TCELL1:DBL.W6.0
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TCELL0:CLK.IMUX.CLK0TCELL0:PULLUP, TCELL0:DBL.W0.2, TCELL0:DBL.W1.2, TCELL0:DBL.W2.2, TCELL0:DBL.E0.0, TCELL0:DBL.E0.1, TCELL0:DBL.E1.0, TCELL0:DBL.E1.1, TCELL0:DBL.E2.0, TCELL1:DBL.W0.0, TCELL1:DBL.W1.0
TCELL0:CLK.IMUX.CLK1TCELL0:PULLUP, TCELL0:DBL.W3.2, TCELL0:DBL.W4.2, TCELL0:DBL.E2.1, TCELL0:DBL.E3.0, TCELL0:DBL.E3.1, TCELL0:DBL.E4.0, TCELL0:DBL.E4.1, TCELL1:DBL.W2.0, TCELL1:DBL.W3.0, TCELL1:DBL.W4.0
TCELL0:CLK.IMUX.CLK2TCELL0:PULLUP, TCELL0:DBL.W5.2, TCELL0:DBL.W6.2, TCELL0:DBL.W7.2, TCELL0:DBL.E5.0, TCELL0:DBL.E5.1, TCELL0:DBL.E6.0, TCELL0:DBL.E6.1, TCELL0:DBL.E7.0, TCELL1:DBL.W5.0, TCELL1:DBL.W6.0
TCELL0:CLK.IMUX.CLK3TCELL0:PULLUP, TCELL0:DBL.W8.2, TCELL0:DBL.W9.2, TCELL0:DBL.E7.1, TCELL0:DBL.E8.0, TCELL0:DBL.E8.1, TCELL0:DBL.E9.0, TCELL0:DBL.E9.1, TCELL1:DBL.W7.0, TCELL1:DBL.W8.0, TCELL1:DBL.W9.0
TCELL0:CLK.IMUX.CLK4TCELL0:PULLUP, TCELL0:DBL.W0.2, TCELL0:DBL.W1.2, TCELL0:DBL.W2.2, TCELL0:DBL.E0.0, TCELL0:DBL.E0.1, TCELL0:DBL.E1.0, TCELL0:DBL.E1.1, TCELL0:DBL.E2.0, TCELL1:DBL.W0.0, TCELL1:DBL.W1.0
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TCELL0:CLK.IMUX.CLK6TCELL0:PULLUP, TCELL0:DBL.W5.2, TCELL0:DBL.W6.2, TCELL0:DBL.W7.2, TCELL0:DBL.E5.0, TCELL0:DBL.E5.1, TCELL0:DBL.E6.0, TCELL0:DBL.E6.1, TCELL0:DBL.E7.0, TCELL1:DBL.W5.0, TCELL1:DBL.W6.0
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TCELL1:OMUX0.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL1:OMUX3.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL1:OMUX4.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL1:OMUX5.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7

Bel BUFGMUX0

virtex2 CLKT.V2 bel BUFGMUX0
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK0
OoutputTCELL0:CLK.OUT.0
SinputTCELL0:CLK.IMUX.SEL0

Bel BUFGMUX1

virtex2 CLKT.V2 bel BUFGMUX1
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK1
OoutputTCELL0:CLK.OUT.1
SinputTCELL0:CLK.IMUX.SEL1

Bel BUFGMUX2

virtex2 CLKT.V2 bel BUFGMUX2
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK2
OoutputTCELL0:CLK.OUT.2
SinputTCELL0:CLK.IMUX.SEL2

Bel BUFGMUX3

virtex2 CLKT.V2 bel BUFGMUX3
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK3
OoutputTCELL0:CLK.OUT.3
SinputTCELL0:CLK.IMUX.SEL3

Bel BUFGMUX4

virtex2 CLKT.V2 bel BUFGMUX4
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK4
OoutputTCELL0:CLK.OUT.4
SinputTCELL0:CLK.IMUX.SEL4

Bel BUFGMUX5

virtex2 CLKT.V2 bel BUFGMUX5
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK5
OoutputTCELL0:CLK.OUT.5
SinputTCELL0:CLK.IMUX.SEL5

Bel BUFGMUX6

virtex2 CLKT.V2 bel BUFGMUX6
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK6
OoutputTCELL0:CLK.OUT.6
SinputTCELL0:CLK.IMUX.SEL6

Bel BUFGMUX7

virtex2 CLKT.V2 bel BUFGMUX7
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK7
OoutputTCELL0:CLK.OUT.7
SinputTCELL0:CLK.IMUX.SEL7

Bel GLOBALSIG_N0

virtex2 CLKT.V2 bel GLOBALSIG_N0
PinDirectionWires

Bel GLOBALSIG_N1

virtex2 CLKT.V2 bel GLOBALSIG_N1
PinDirectionWires

Bel wires

virtex2 CLKT.V2 bel wires
WirePins
TCELL0:CLK.IMUX.SEL0BUFGMUX0.S
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TCELL0:CLK.IMUX.SEL2BUFGMUX2.S
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TCELL0:CLK.IMUX.CLK0BUFGMUX0.CLK
TCELL0:CLK.IMUX.CLK1BUFGMUX1.CLK
TCELL0:CLK.IMUX.CLK2BUFGMUX2.CLK
TCELL0:CLK.IMUX.CLK3BUFGMUX3.CLK
TCELL0:CLK.IMUX.CLK4BUFGMUX4.CLK
TCELL0:CLK.IMUX.CLK5BUFGMUX5.CLK
TCELL0:CLK.IMUX.CLK6BUFGMUX6.CLK
TCELL0:CLK.IMUX.CLK7BUFGMUX7.CLK
TCELL0:CLK.OUT.0BUFGMUX0.O
TCELL0:CLK.OUT.1BUFGMUX1.O
TCELL0:CLK.OUT.2BUFGMUX2.O
TCELL0:CLK.OUT.3BUFGMUX3.O
TCELL0:CLK.OUT.4BUFGMUX4.O
TCELL0:CLK.OUT.5BUFGMUX5.O
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TCELL0:CLK.OUT.7BUFGMUX7.O

Bitstream

virtex2 CLKT.V2 bittile 0
BitFrame
0 1 2 3
79 BUFGMUX2:MUX.CLK[3] - - BUFGMUX6:MUX.CLK[3]
78 BUFGMUX2:MUX.CLK[0] - - BUFGMUX6:MUX.CLK[0]
77 BUFGMUX1:MUX.CLK[0] - - BUFGMUX5:MUX.CLK[0]
76 BUFGMUX1:MUX.CLK[3] - - BUFGMUX5:MUX.CLK[3]
75 BUFGMUX1:MUX.CLK[2] - - BUFGMUX5:MUX.CLK[2]
74 BUFGMUX1:MUX.CLK[1] - - BUFGMUX5:MUX.CLK[1]
73 BUFGMUX1:DISABLE_ATTR[0] - - BUFGMUX5:DISABLE_ATTR[0]
72 BUFGMUX0:DISABLE_ATTR[0] - - BUFGMUX4:DISABLE_ATTR[0]
71 BUFGMUX0:MUX.CLK[1] - - BUFGMUX4:MUX.CLK[1]
70 BUFGMUX0:MUX.CLK[2] - - BUFGMUX4:MUX.CLK[2]
69 BUFGMUX0:MUX.CLK[3] - - BUFGMUX4:MUX.CLK[3]
68 BUFGMUX0:MUX.CLK[0] - - BUFGMUX4:MUX.CLK[0]
67 - - - -
66 - - - -
65 - - - -
64 INT:MUX.1.OMUX4.S[3] INT:MUX.1.OMUX5.S[4] INT:MUX.0.OMUX5.S[4] INT:MUX.0.OMUX4.S[3]
63 INT:MUX.1.OMUX4.S[2] INT:MUX.1.OMUX5.S[3] INT:MUX.0.OMUX5.S[3] INT:MUX.0.OMUX4.S[2]
62 INT:MUX.1.OMUX4.S[1] INT:MUX.1.OMUX5.S[2] INT:MUX.0.OMUX5.S[2] INT:MUX.0.OMUX4.S[1]
61 INT:MUX.1.OMUX4.S[0] INT:MUX.1.OMUX5.S[1] INT:MUX.0.OMUX5.S[1] INT:MUX.0.OMUX4.S[0]
60 INT:MUX.1.OMUX4.S[4] INT:MUX.1.OMUX5.S[0] INT:MUX.0.OMUX5.S[0] INT:MUX.0.OMUX4.S[4]
59 - - - -
58 - - - -
57 - - - -
56 - - - -
55 - - - -
54 INT:MUX.1.OMUX0.S[3] INT:MUX.1.OMUX3.S[4] INT:MUX.0.OMUX3.S[4] INT:MUX.0.OMUX0.S[3]
53 INT:MUX.1.OMUX0.S[2] INT:MUX.1.OMUX3.S[3] INT:MUX.0.OMUX3.S[3] INT:MUX.0.OMUX0.S[2]
52 INT:MUX.1.OMUX0.S[1] INT:MUX.1.OMUX3.S[2] INT:MUX.0.OMUX3.S[2] INT:MUX.0.OMUX0.S[1]
51 INT:MUX.1.OMUX0.S[0] INT:MUX.1.OMUX3.S[1] INT:MUX.0.OMUX3.S[1] INT:MUX.0.OMUX0.S[0]
50 INT:MUX.1.OMUX0.S[4] INT:MUX.1.OMUX3.S[0] INT:MUX.0.OMUX3.S[0] INT:MUX.0.OMUX0.S[4]
49 - - - -
48 - - - -
47 - - - -
46 - - - -
45 - - - -
44 - ~INT:INV.0.CLK.IMUX.SEL3 ~INT:INV.0.CLK.IMUX.SEL7 -
43 INT:MUX.0.CLK.IMUX.CLK3[4] INT:MUX.0.CLK.IMUX.SEL3[5] INT:MUX.0.CLK.IMUX.SEL7[5] INT:MUX.0.CLK.IMUX.CLK7[4]
42 INT:MUX.0.CLK.IMUX.CLK3[3] INT:MUX.0.CLK.IMUX.SEL3[4] INT:MUX.0.CLK.IMUX.SEL7[4] INT:MUX.0.CLK.IMUX.CLK7[3]
41 INT:MUX.0.CLK.IMUX.CLK3[2] INT:MUX.0.CLK.IMUX.SEL3[3] INT:MUX.0.CLK.IMUX.SEL7[3] INT:MUX.0.CLK.IMUX.CLK7[2]
40 INT:MUX.0.CLK.IMUX.CLK3[1] INT:MUX.0.CLK.IMUX.SEL3[2] INT:MUX.0.CLK.IMUX.SEL7[2] INT:MUX.0.CLK.IMUX.CLK7[1]
39 INT:MUX.0.CLK.IMUX.CLK3[0] INT:MUX.0.CLK.IMUX.SEL3[1] INT:MUX.0.CLK.IMUX.SEL7[1] INT:MUX.0.CLK.IMUX.CLK7[0]
38 INT:MUX.0.CLK.IMUX.CLK3[5] INT:MUX.0.CLK.IMUX.SEL3[0] INT:MUX.0.CLK.IMUX.SEL7[0] INT:MUX.0.CLK.IMUX.CLK7[5]
37 - - - -
36 - - - -
35 - - - -
34 - - - -
33 - - - -
32 - ~INT:INV.0.CLK.IMUX.SEL2 ~INT:INV.0.CLK.IMUX.SEL6 -
31 INT:MUX.0.CLK.IMUX.CLK2[4] INT:MUX.0.CLK.IMUX.SEL2[5] INT:MUX.0.CLK.IMUX.SEL6[5] INT:MUX.0.CLK.IMUX.CLK6[4]
30 INT:MUX.0.CLK.IMUX.CLK2[3] INT:MUX.0.CLK.IMUX.SEL2[4] INT:MUX.0.CLK.IMUX.SEL6[4] INT:MUX.0.CLK.IMUX.CLK6[3]
29 INT:MUX.0.CLK.IMUX.CLK2[2] INT:MUX.0.CLK.IMUX.SEL2[3] INT:MUX.0.CLK.IMUX.SEL6[3] INT:MUX.0.CLK.IMUX.CLK6[2]
28 INT:MUX.0.CLK.IMUX.CLK2[1] INT:MUX.0.CLK.IMUX.SEL2[2] INT:MUX.0.CLK.IMUX.SEL6[2] INT:MUX.0.CLK.IMUX.CLK6[1]
27 INT:MUX.0.CLK.IMUX.CLK2[0] INT:MUX.0.CLK.IMUX.SEL2[1] INT:MUX.0.CLK.IMUX.SEL6[1] INT:MUX.0.CLK.IMUX.CLK6[0]
26 INT:MUX.0.CLK.IMUX.CLK2[5] INT:MUX.0.CLK.IMUX.SEL2[0] INT:MUX.0.CLK.IMUX.SEL6[0] INT:MUX.0.CLK.IMUX.CLK6[5]
25 - - - -
24 - - - -
23 - - - -
22 - - - -
21 - - - -
20 - ~INT:INV.0.CLK.IMUX.SEL1 ~INT:INV.0.CLK.IMUX.SEL5 -
19 INT:MUX.0.CLK.IMUX.CLK1[4] INT:MUX.0.CLK.IMUX.SEL1[5] INT:MUX.0.CLK.IMUX.SEL5[5] INT:MUX.0.CLK.IMUX.CLK5[4]
18 INT:MUX.0.CLK.IMUX.CLK1[3] INT:MUX.0.CLK.IMUX.SEL1[4] INT:MUX.0.CLK.IMUX.SEL5[4] INT:MUX.0.CLK.IMUX.CLK5[3]
17 INT:MUX.0.CLK.IMUX.CLK1[2] INT:MUX.0.CLK.IMUX.SEL1[3] INT:MUX.0.CLK.IMUX.SEL5[3] INT:MUX.0.CLK.IMUX.CLK5[2]
16 INT:MUX.0.CLK.IMUX.CLK1[1] INT:MUX.0.CLK.IMUX.SEL1[2] INT:MUX.0.CLK.IMUX.SEL5[2] INT:MUX.0.CLK.IMUX.CLK5[1]
15 INT:MUX.0.CLK.IMUX.CLK1[0] INT:MUX.0.CLK.IMUX.SEL1[1] INT:MUX.0.CLK.IMUX.SEL5[1] INT:MUX.0.CLK.IMUX.CLK5[0]
14 INT:MUX.0.CLK.IMUX.CLK1[5] INT:MUX.0.CLK.IMUX.SEL1[0] INT:MUX.0.CLK.IMUX.SEL5[0] INT:MUX.0.CLK.IMUX.CLK5[5]
13 - - - -
12 - - - -
11 - - - -
10 - - - -
9 - - - -
8 - ~INT:INV.0.CLK.IMUX.SEL0 ~INT:INV.0.CLK.IMUX.SEL4 -
7 INT:MUX.0.CLK.IMUX.CLK0[4] INT:MUX.0.CLK.IMUX.SEL0[5] INT:MUX.0.CLK.IMUX.SEL4[5] INT:MUX.0.CLK.IMUX.CLK4[4]
6 INT:MUX.0.CLK.IMUX.CLK0[3] INT:MUX.0.CLK.IMUX.SEL0[4] INT:MUX.0.CLK.IMUX.SEL4[4] INT:MUX.0.CLK.IMUX.CLK4[3]
5 INT:MUX.0.CLK.IMUX.CLK0[2] INT:MUX.0.CLK.IMUX.SEL0[3] INT:MUX.0.CLK.IMUX.SEL4[3] INT:MUX.0.CLK.IMUX.CLK4[2]
4 INT:MUX.0.CLK.IMUX.CLK0[1] INT:MUX.0.CLK.IMUX.SEL0[2] INT:MUX.0.CLK.IMUX.SEL4[2] INT:MUX.0.CLK.IMUX.CLK4[1]
3 INT:MUX.0.CLK.IMUX.CLK0[0] INT:MUX.0.CLK.IMUX.SEL0[1] INT:MUX.0.CLK.IMUX.SEL4[1] INT:MUX.0.CLK.IMUX.CLK4[0]
2 INT:MUX.0.CLK.IMUX.CLK0[5] INT:MUX.0.CLK.IMUX.SEL0[0] INT:MUX.0.CLK.IMUX.SEL4[0] INT:MUX.0.CLK.IMUX.CLK4[5]
1 - - - -
0 - - - -
virtex2 CLKT.V2 bittile 1
BitFrame
0 1 2 3
7 BUFGMUX3:MUX.CLK[0] - - BUFGMUX7:MUX.CLK[0]
6 BUFGMUX3:MUX.CLK[3] - - BUFGMUX7:MUX.CLK[3]
5 BUFGMUX3:MUX.CLK[2] - - BUFGMUX7:MUX.CLK[2]
4 BUFGMUX3:MUX.CLK[1] - - BUFGMUX7:MUX.CLK[1]
3 BUFGMUX3:DISABLE_ATTR[0] - - BUFGMUX7:DISABLE_ATTR[0]
2 BUFGMUX2:DISABLE_ATTR[0] - - BUFGMUX6:DISABLE_ATTR[0]
1 BUFGMUX2:MUX.CLK[1] - - BUFGMUX6:MUX.CLK[1]
0 BUFGMUX2:MUX.CLK[2] - - BUFGMUX6:MUX.CLK[2]
BUFGMUX0:DISABLE_ATTR 0.0.72
BUFGMUX1:DISABLE_ATTR 0.0.73
BUFGMUX2:DISABLE_ATTR 1.0.2
BUFGMUX3:DISABLE_ATTR 1.0.3
BUFGMUX4:DISABLE_ATTR 0.3.72
BUFGMUX5:DISABLE_ATTR 0.3.73
BUFGMUX6:DISABLE_ATTR 1.3.2
BUFGMUX7:DISABLE_ATTR 1.3.3
LOW 0
HIGH 1
BUFGMUX0:MUX.CLK 0.0.69 0.0.70 0.0.71 0.0.68
BUFGMUX1:MUX.CLK 0.0.76 0.0.75 0.0.74 0.0.77
BUFGMUX2:MUX.CLK 0.0.79 1.0.0 1.0.1 0.0.78
BUFGMUX3:MUX.CLK 1.0.6 1.0.5 1.0.4 1.0.7
BUFGMUX4:MUX.CLK 0.3.69 0.3.70 0.3.71 0.3.68
BUFGMUX5:MUX.CLK 0.3.76 0.3.75 0.3.74 0.3.77
BUFGMUX6:MUX.CLK 0.3.79 1.3.0 1.3.1 0.3.78
BUFGMUX7:MUX.CLK 1.3.6 1.3.5 1.3.4 1.3.7
INT 0 0 0 1
CKI 0 0 1 0
DCM_OUT_L 0 1 0 0
DCM_OUT_R 1 0 0 0
INT:INV.0.CLK.IMUX.SEL0 0.1.8
INT:INV.0.CLK.IMUX.SEL1 0.1.20
INT:INV.0.CLK.IMUX.SEL2 0.1.32
INT:INV.0.CLK.IMUX.SEL3 0.1.44
INT:INV.0.CLK.IMUX.SEL4 0.2.8
INT:INV.0.CLK.IMUX.SEL5 0.2.20
INT:INV.0.CLK.IMUX.SEL6 0.2.32
INT:INV.0.CLK.IMUX.SEL7 0.2.44
inverted ~[0]
INT:MUX.0.CLK.IMUX.CLK0 0.0.2 0.0.7 0.0.6 0.0.5 0.0.4 0.0.3
INT:MUX.0.CLK.IMUX.CLK4 0.3.2 0.3.7 0.3.6 0.3.5 0.3.4 0.3.3
INT:MUX.0.CLK.IMUX.SEL0 0.1.7 0.1.6 0.1.5 0.1.4 0.1.3 0.1.2
INT:MUX.0.CLK.IMUX.SEL4 0.2.7 0.2.6 0.2.5 0.2.4 0.2.3 0.2.2
0.PULLUP 0 0 0 0 0 0
0.DBL.W0.2 0 0 0 0 0 1
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NONE 0 0 0 0 0
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Tile CLKT.V2P

Cells: 2 IRIs: 0

Muxes

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DestinationSources
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TCELL1:OMUX4.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
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Bel BUFGMUX0

virtex2 CLKT.V2P bel BUFGMUX0
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK0
OoutputTCELL0:CLK.OUT.0
SinputTCELL0:CLK.IMUX.SEL0

Bel BUFGMUX1

virtex2 CLKT.V2P bel BUFGMUX1
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK1
OoutputTCELL0:CLK.OUT.1
SinputTCELL0:CLK.IMUX.SEL1

Bel BUFGMUX2

virtex2 CLKT.V2P bel BUFGMUX2
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK2
OoutputTCELL0:CLK.OUT.2
SinputTCELL0:CLK.IMUX.SEL2

Bel BUFGMUX3

virtex2 CLKT.V2P bel BUFGMUX3
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK3
OoutputTCELL0:CLK.OUT.3
SinputTCELL0:CLK.IMUX.SEL3

Bel BUFGMUX4

virtex2 CLKT.V2P bel BUFGMUX4
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK4
OoutputTCELL0:CLK.OUT.4
SinputTCELL0:CLK.IMUX.SEL4

Bel BUFGMUX5

virtex2 CLKT.V2P bel BUFGMUX5
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK5
OoutputTCELL0:CLK.OUT.5
SinputTCELL0:CLK.IMUX.SEL5

Bel BUFGMUX6

virtex2 CLKT.V2P bel BUFGMUX6
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK6
OoutputTCELL0:CLK.OUT.6
SinputTCELL0:CLK.IMUX.SEL6

Bel BUFGMUX7

virtex2 CLKT.V2P bel BUFGMUX7
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK7
OoutputTCELL0:CLK.OUT.7
SinputTCELL0:CLK.IMUX.SEL7

Bel GLOBALSIG_N0

virtex2 CLKT.V2P bel GLOBALSIG_N0
PinDirectionWires

Bel GLOBALSIG_N1

virtex2 CLKT.V2P bel GLOBALSIG_N1
PinDirectionWires

Bel BREFCLK

virtex2 CLKT.V2P bel BREFCLK
PinDirectionWires

Bel wires

virtex2 CLKT.V2P bel wires
WirePins
TCELL0:CLK.IMUX.SEL0BUFGMUX0.S
TCELL0:CLK.IMUX.SEL1BUFGMUX1.S
TCELL0:CLK.IMUX.SEL2BUFGMUX2.S
TCELL0:CLK.IMUX.SEL3BUFGMUX3.S
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TCELL0:CLK.IMUX.SEL5BUFGMUX5.S
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TCELL0:CLK.IMUX.SEL7BUFGMUX7.S
TCELL0:CLK.IMUX.CLK0BUFGMUX0.CLK
TCELL0:CLK.IMUX.CLK1BUFGMUX1.CLK
TCELL0:CLK.IMUX.CLK2BUFGMUX2.CLK
TCELL0:CLK.IMUX.CLK3BUFGMUX3.CLK
TCELL0:CLK.IMUX.CLK4BUFGMUX4.CLK
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TCELL0:CLK.IMUX.CLK6BUFGMUX6.CLK
TCELL0:CLK.IMUX.CLK7BUFGMUX7.CLK
TCELL0:CLK.OUT.0BUFGMUX0.O
TCELL0:CLK.OUT.1BUFGMUX1.O
TCELL0:CLK.OUT.2BUFGMUX2.O
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TCELL0:CLK.OUT.5BUFGMUX5.O
TCELL0:CLK.OUT.6BUFGMUX6.O
TCELL0:CLK.OUT.7BUFGMUX7.O

Bitstream

virtex2 CLKT.V2P bittile 0
BitFrame
0 1 2 3
79 BUFGMUX2:MUX.CLK[3] - - BUFGMUX6:MUX.CLK[3]
78 BUFGMUX2:MUX.CLK[0] - - BUFGMUX6:MUX.CLK[0]
77 BUFGMUX1:MUX.CLK[0] - - BUFGMUX5:MUX.CLK[0]
76 BUFGMUX1:MUX.CLK[3] - - BUFGMUX5:MUX.CLK[3]
75 BUFGMUX1:MUX.CLK[2] - - BUFGMUX5:MUX.CLK[2]
74 BUFGMUX1:MUX.CLK[1] - - BUFGMUX5:MUX.CLK[1]
73 BUFGMUX1:DISABLE_ATTR[0] - - BUFGMUX5:DISABLE_ATTR[0]
72 BUFGMUX0:DISABLE_ATTR[0] - - BUFGMUX4:DISABLE_ATTR[0]
71 BUFGMUX0:MUX.CLK[1] - - BUFGMUX4:MUX.CLK[1]
70 BUFGMUX0:MUX.CLK[2] - - BUFGMUX4:MUX.CLK[2]
69 BUFGMUX0:MUX.CLK[3] - - BUFGMUX4:MUX.CLK[3]
68 BUFGMUX0:MUX.CLK[0] - - BUFGMUX4:MUX.CLK[0]
67 - - - -
66 - - - -
65 - - - -
64 INT:MUX.1.OMUX4.S[3] INT:MUX.1.OMUX5.S[4] INT:MUX.0.OMUX5.S[4] INT:MUX.0.OMUX4.S[3]
63 INT:MUX.1.OMUX4.S[2] INT:MUX.1.OMUX5.S[3] INT:MUX.0.OMUX5.S[3] INT:MUX.0.OMUX4.S[2]
62 INT:MUX.1.OMUX4.S[1] INT:MUX.1.OMUX5.S[2] INT:MUX.0.OMUX5.S[2] INT:MUX.0.OMUX4.S[1]
61 INT:MUX.1.OMUX4.S[0] INT:MUX.1.OMUX5.S[1] INT:MUX.0.OMUX5.S[1] INT:MUX.0.OMUX4.S[0]
60 INT:MUX.1.OMUX4.S[4] INT:MUX.1.OMUX5.S[0] INT:MUX.0.OMUX5.S[0] INT:MUX.0.OMUX4.S[4]
59 - - - -
58 - - - -
57 - - - -
56 - - - -
55 - - - -
54 INT:MUX.1.OMUX0.S[3] INT:MUX.1.OMUX3.S[4] INT:MUX.0.OMUX3.S[4] INT:MUX.0.OMUX0.S[3]
53 INT:MUX.1.OMUX0.S[2] INT:MUX.1.OMUX3.S[3] INT:MUX.0.OMUX3.S[3] INT:MUX.0.OMUX0.S[2]
52 INT:MUX.1.OMUX0.S[1] INT:MUX.1.OMUX3.S[2] INT:MUX.0.OMUX3.S[2] INT:MUX.0.OMUX0.S[1]
51 INT:MUX.1.OMUX0.S[0] INT:MUX.1.OMUX3.S[1] INT:MUX.0.OMUX3.S[1] INT:MUX.0.OMUX0.S[0]
50 INT:MUX.1.OMUX0.S[4] INT:MUX.1.OMUX3.S[0] INT:MUX.0.OMUX3.S[0] INT:MUX.0.OMUX0.S[4]
49 - - - -
48 - - - -
47 - - - -
46 - - - -
45 - - - -
44 - ~INT:INV.0.CLK.IMUX.SEL3 ~INT:INV.0.CLK.IMUX.SEL7 -
43 INT:MUX.0.CLK.IMUX.CLK3[4] INT:MUX.0.CLK.IMUX.SEL3[5] INT:MUX.0.CLK.IMUX.SEL7[5] INT:MUX.0.CLK.IMUX.CLK7[4]
42 INT:MUX.0.CLK.IMUX.CLK3[3] INT:MUX.0.CLK.IMUX.SEL3[4] INT:MUX.0.CLK.IMUX.SEL7[4] INT:MUX.0.CLK.IMUX.CLK7[3]
41 INT:MUX.0.CLK.IMUX.CLK3[2] INT:MUX.0.CLK.IMUX.SEL3[3] INT:MUX.0.CLK.IMUX.SEL7[3] INT:MUX.0.CLK.IMUX.CLK7[2]
40 INT:MUX.0.CLK.IMUX.CLK3[1] INT:MUX.0.CLK.IMUX.SEL3[2] INT:MUX.0.CLK.IMUX.SEL7[2] INT:MUX.0.CLK.IMUX.CLK7[1]
39 INT:MUX.0.CLK.IMUX.CLK3[0] INT:MUX.0.CLK.IMUX.SEL3[1] INT:MUX.0.CLK.IMUX.SEL7[1] INT:MUX.0.CLK.IMUX.CLK7[0]
38 INT:MUX.0.CLK.IMUX.CLK3[5] INT:MUX.0.CLK.IMUX.SEL3[0] INT:MUX.0.CLK.IMUX.SEL7[0] INT:MUX.0.CLK.IMUX.CLK7[5]
37 - - - -
36 - - - -
35 - - - -
34 - - - -
33 - - - -
32 - ~INT:INV.0.CLK.IMUX.SEL2 ~INT:INV.0.CLK.IMUX.SEL6 -
31 INT:MUX.0.CLK.IMUX.CLK2[4] INT:MUX.0.CLK.IMUX.SEL2[5] INT:MUX.0.CLK.IMUX.SEL6[5] INT:MUX.0.CLK.IMUX.CLK6[4]
30 INT:MUX.0.CLK.IMUX.CLK2[3] INT:MUX.0.CLK.IMUX.SEL2[4] INT:MUX.0.CLK.IMUX.SEL6[4] INT:MUX.0.CLK.IMUX.CLK6[3]
29 INT:MUX.0.CLK.IMUX.CLK2[2] INT:MUX.0.CLK.IMUX.SEL2[3] INT:MUX.0.CLK.IMUX.SEL6[3] INT:MUX.0.CLK.IMUX.CLK6[2]
28 INT:MUX.0.CLK.IMUX.CLK2[1] INT:MUX.0.CLK.IMUX.SEL2[2] INT:MUX.0.CLK.IMUX.SEL6[2] INT:MUX.0.CLK.IMUX.CLK6[1]
27 INT:MUX.0.CLK.IMUX.CLK2[0] INT:MUX.0.CLK.IMUX.SEL2[1] INT:MUX.0.CLK.IMUX.SEL6[1] INT:MUX.0.CLK.IMUX.CLK6[0]
26 INT:MUX.0.CLK.IMUX.CLK2[5] INT:MUX.0.CLK.IMUX.SEL2[0] INT:MUX.0.CLK.IMUX.SEL6[0] INT:MUX.0.CLK.IMUX.CLK6[5]
25 - - - -
24 - - - -
23 - - - -
22 - - - -
21 - - - -
20 - ~INT:INV.0.CLK.IMUX.SEL1 ~INT:INV.0.CLK.IMUX.SEL5 -
19 INT:MUX.0.CLK.IMUX.CLK1[4] INT:MUX.0.CLK.IMUX.SEL1[5] INT:MUX.0.CLK.IMUX.SEL5[5] INT:MUX.0.CLK.IMUX.CLK5[4]
18 INT:MUX.0.CLK.IMUX.CLK1[3] INT:MUX.0.CLK.IMUX.SEL1[4] INT:MUX.0.CLK.IMUX.SEL5[4] INT:MUX.0.CLK.IMUX.CLK5[3]
17 INT:MUX.0.CLK.IMUX.CLK1[2] INT:MUX.0.CLK.IMUX.SEL1[3] INT:MUX.0.CLK.IMUX.SEL5[3] INT:MUX.0.CLK.IMUX.CLK5[2]
16 INT:MUX.0.CLK.IMUX.CLK1[1] INT:MUX.0.CLK.IMUX.SEL1[2] INT:MUX.0.CLK.IMUX.SEL5[2] INT:MUX.0.CLK.IMUX.CLK5[1]
15 INT:MUX.0.CLK.IMUX.CLK1[0] INT:MUX.0.CLK.IMUX.SEL1[1] INT:MUX.0.CLK.IMUX.SEL5[1] INT:MUX.0.CLK.IMUX.CLK5[0]
14 INT:MUX.0.CLK.IMUX.CLK1[5] INT:MUX.0.CLK.IMUX.SEL1[0] INT:MUX.0.CLK.IMUX.SEL5[0] INT:MUX.0.CLK.IMUX.CLK5[5]
13 - - - -
12 - - - -
11 - - - -
10 - - - -
9 - - - -
8 - ~INT:INV.0.CLK.IMUX.SEL0 ~INT:INV.0.CLK.IMUX.SEL4 -
7 INT:MUX.0.CLK.IMUX.CLK0[4] INT:MUX.0.CLK.IMUX.SEL0[5] INT:MUX.0.CLK.IMUX.SEL4[5] INT:MUX.0.CLK.IMUX.CLK4[4]
6 INT:MUX.0.CLK.IMUX.CLK0[3] INT:MUX.0.CLK.IMUX.SEL0[4] INT:MUX.0.CLK.IMUX.SEL4[4] INT:MUX.0.CLK.IMUX.CLK4[3]
5 INT:MUX.0.CLK.IMUX.CLK0[2] INT:MUX.0.CLK.IMUX.SEL0[3] INT:MUX.0.CLK.IMUX.SEL4[3] INT:MUX.0.CLK.IMUX.CLK4[2]
4 INT:MUX.0.CLK.IMUX.CLK0[1] INT:MUX.0.CLK.IMUX.SEL0[2] INT:MUX.0.CLK.IMUX.SEL4[2] INT:MUX.0.CLK.IMUX.CLK4[1]
3 INT:MUX.0.CLK.IMUX.CLK0[0] INT:MUX.0.CLK.IMUX.SEL0[1] INT:MUX.0.CLK.IMUX.SEL4[1] INT:MUX.0.CLK.IMUX.CLK4[0]
2 INT:MUX.0.CLK.IMUX.CLK0[5] INT:MUX.0.CLK.IMUX.SEL0[0] INT:MUX.0.CLK.IMUX.SEL4[0] INT:MUX.0.CLK.IMUX.CLK4[5]
1 - - - -
0 - - - -
virtex2 CLKT.V2P bittile 1
BitFrame
0 1 2 3
7 BUFGMUX3:MUX.CLK[0] - - BUFGMUX7:MUX.CLK[0]
6 BUFGMUX3:MUX.CLK[3] - - BUFGMUX7:MUX.CLK[3]
5 BUFGMUX3:MUX.CLK[2] - - BUFGMUX7:MUX.CLK[2]
4 BUFGMUX3:MUX.CLK[1] - - BUFGMUX7:MUX.CLK[1]
3 BUFGMUX3:DISABLE_ATTR[0] - - BUFGMUX7:DISABLE_ATTR[0]
2 BUFGMUX2:DISABLE_ATTR[0] - - BUFGMUX6:DISABLE_ATTR[0]
1 BUFGMUX2:MUX.CLK[1] - - BUFGMUX6:MUX.CLK[1]
0 BUFGMUX2:MUX.CLK[2] - - BUFGMUX6:MUX.CLK[2]
BUFGMUX0:DISABLE_ATTR 0.0.72
BUFGMUX1:DISABLE_ATTR 0.0.73
BUFGMUX2:DISABLE_ATTR 1.0.2
BUFGMUX3:DISABLE_ATTR 1.0.3
BUFGMUX4:DISABLE_ATTR 0.3.72
BUFGMUX5:DISABLE_ATTR 0.3.73
BUFGMUX6:DISABLE_ATTR 1.3.2
BUFGMUX7:DISABLE_ATTR 1.3.3
LOW 0
HIGH 1
BUFGMUX0:MUX.CLK 0.0.69 0.0.70 0.0.71 0.0.68
BUFGMUX1:MUX.CLK 0.0.76 0.0.75 0.0.74 0.0.77
BUFGMUX2:MUX.CLK 0.0.79 1.0.0 1.0.1 0.0.78
BUFGMUX3:MUX.CLK 1.0.6 1.0.5 1.0.4 1.0.7
BUFGMUX4:MUX.CLK 0.3.69 0.3.70 0.3.71 0.3.68
BUFGMUX5:MUX.CLK 0.3.76 0.3.75 0.3.74 0.3.77
BUFGMUX6:MUX.CLK 0.3.79 1.3.0 1.3.1 0.3.78
BUFGMUX7:MUX.CLK 1.3.6 1.3.5 1.3.4 1.3.7
INT 0 0 0 1
CKI 0 0 1 0
DCM_OUT_L 0 1 0 0
DCM_OUT_R 1 0 0 0
INT:INV.0.CLK.IMUX.SEL0 0.1.8
INT:INV.0.CLK.IMUX.SEL1 0.1.20
INT:INV.0.CLK.IMUX.SEL2 0.1.32
INT:INV.0.CLK.IMUX.SEL3 0.1.44
INT:INV.0.CLK.IMUX.SEL4 0.2.8
INT:INV.0.CLK.IMUX.SEL5 0.2.20
INT:INV.0.CLK.IMUX.SEL6 0.2.32
INT:INV.0.CLK.IMUX.SEL7 0.2.44
inverted ~[0]
INT:MUX.0.CLK.IMUX.CLK0 0.0.2 0.0.7 0.0.6 0.0.5 0.0.4 0.0.3
INT:MUX.0.CLK.IMUX.CLK4 0.3.2 0.3.7 0.3.6 0.3.5 0.3.4 0.3.3
INT:MUX.0.CLK.IMUX.SEL0 0.1.7 0.1.6 0.1.5 0.1.4 0.1.3 0.1.2
INT:MUX.0.CLK.IMUX.SEL4 0.2.7 0.2.6 0.2.5 0.2.4 0.2.3 0.2.2
0.PULLUP 0 0 0 0 0 0
0.DBL.W0.2 0 0 0 0 0 1
0.DBL.W1.2 0 0 0 0 1 0
0.DBL.W2.2 0 0 0 1 0 0
1.DBL.W0.0 0 0 1 0 0 0
1.DBL.W1.0 0 1 0 0 0 0
0.DBL.E0.0 1 0 0 0 0 1
0.DBL.E1.0 1 0 0 0 1 0
0.DBL.E2.0 1 0 0 1 0 0
0.DBL.E0.1 1 0 1 0 0 0
0.DBL.E1.1 1 1 0 0 0 0
INT:MUX.0.CLK.IMUX.CLK1 0.0.14 0.0.19 0.0.18 0.0.17 0.0.16 0.0.15
INT:MUX.0.CLK.IMUX.CLK5 0.3.14 0.3.19 0.3.18 0.3.17 0.3.16 0.3.15
INT:MUX.0.CLK.IMUX.SEL1 0.1.19 0.1.18 0.1.17 0.1.16 0.1.15 0.1.14
INT:MUX.0.CLK.IMUX.SEL5 0.2.19 0.2.18 0.2.17 0.2.16 0.2.15 0.2.14
0.PULLUP 0 0 0 0 0 0
0.DBL.W3.2 0 0 0 0 0 1
0.DBL.W4.2 0 0 0 0 1 0
1.DBL.W2.0 0 0 0 1 0 0
1.DBL.W3.0 0 0 1 0 0 0
1.DBL.W4.0 0 1 0 0 0 0
0.DBL.E3.0 1 0 0 0 0 1
0.DBL.E4.0 1 0 0 0 1 0
0.DBL.E2.1 1 0 0 1 0 0
0.DBL.E3.1 1 0 1 0 0 0
0.DBL.E4.1 1 1 0 0 0 0
INT:MUX.0.CLK.IMUX.CLK2 0.0.26 0.0.31 0.0.30 0.0.29 0.0.28 0.0.27
INT:MUX.0.CLK.IMUX.CLK6 0.3.26 0.3.31 0.3.30 0.3.29 0.3.28 0.3.27
INT:MUX.0.CLK.IMUX.SEL2 0.1.31 0.1.30 0.1.29 0.1.28 0.1.27 0.1.26
INT:MUX.0.CLK.IMUX.SEL6 0.2.31 0.2.30 0.2.29 0.2.28 0.2.27 0.2.26
0.PULLUP 0 0 0 0 0 0
0.DBL.W5.2 0 0 0 0 0 1
0.DBL.W6.2 0 0 0 0 1 0
0.DBL.W7.2 0 0 0 1 0 0
1.DBL.W5.0 0 0 1 0 0 0
1.DBL.W6.0 0 1 0 0 0 0
0.DBL.E5.0 1 0 0 0 0 1
0.DBL.E6.0 1 0 0 0 1 0
0.DBL.E7.0 1 0 0 1 0 0
0.DBL.E5.1 1 0 1 0 0 0
0.DBL.E6.1 1 1 0 0 0 0
INT:MUX.0.CLK.IMUX.CLK3 0.0.38 0.0.43 0.0.42 0.0.41 0.0.40 0.0.39
INT:MUX.0.CLK.IMUX.CLK7 0.3.38 0.3.43 0.3.42 0.3.41 0.3.40 0.3.39
INT:MUX.0.CLK.IMUX.SEL3 0.1.43 0.1.42 0.1.41 0.1.40 0.1.39 0.1.38
INT:MUX.0.CLK.IMUX.SEL7 0.2.43 0.2.42 0.2.41 0.2.40 0.2.39 0.2.38
0.PULLUP 0 0 0 0 0 0
0.DBL.W8.2 0 0 0 0 0 1
0.DBL.W9.2 0 0 0 0 1 0
1.DBL.W7.0 0 0 0 1 0 0
1.DBL.W8.0 0 0 1 0 0 0
1.DBL.W9.0 0 1 0 0 0 0
0.DBL.E8.0 1 0 0 0 0 1
0.DBL.E9.0 1 0 0 0 1 0
0.DBL.E7.1 1 0 0 1 0 0
0.DBL.E8.1 1 0 1 0 0 0
0.DBL.E9.1 1 1 0 0 0 0
INT:MUX.0.OMUX0.S 0.3.50 0.3.54 0.3.53 0.3.52 0.3.51
INT:MUX.0.OMUX3.S 0.2.54 0.2.53 0.2.52 0.2.51 0.2.50
INT:MUX.0.OMUX4.S 0.3.60 0.3.64 0.3.63 0.3.62 0.3.61
INT:MUX.0.OMUX5.S 0.2.64 0.2.63 0.2.62 0.2.61 0.2.60
NONE 0 0 0 0 0
0.CLK.OUT.0 0 0 0 0 1
0.CLK.OUT.1 0 0 0 1 0
0.CLK.OUT.2 0 0 1 0 0
0.CLK.OUT.3 0 1 0 0 0
0.CLK.OUT.4 1 0 0 0 1
0.CLK.OUT.5 1 0 0 1 0
0.CLK.OUT.6 1 0 1 0 0
0.CLK.OUT.7 1 1 0 0 0
INT:MUX.1.OMUX0.S 0.0.50 0.0.54 0.0.53 0.0.52 0.0.51
INT:MUX.1.OMUX3.S 0.1.54 0.1.53 0.1.52 0.1.51 0.1.50
INT:MUX.1.OMUX4.S 0.0.60 0.0.64 0.0.63 0.0.62 0.0.61
INT:MUX.1.OMUX5.S 0.1.64 0.1.63 0.1.62 0.1.61 0.1.60
NONE 0 0 0 0 0
0.CLK.OUT.4 0 0 0 0 1
0.CLK.OUT.5 0 0 0 1 0
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0.CLK.OUT.0 1 0 0 0 1
0.CLK.OUT.1 1 0 0 1 0
0.CLK.OUT.2 1 0 1 0 0
0.CLK.OUT.3 1 1 0 0 0

Tile CLKT.V2PX

Cells: 2 IRIs: 0

Muxes

virtex2 CLKT.V2PX muxes
DestinationSources
TCELL0:OMUX0.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL0:OMUX3.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL0:OMUX4.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL0:OMUX5.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL0:CLK.IMUX.SEL0TCELL0:PULLUP, TCELL0:DBL.W0.2, TCELL0:DBL.W1.2, TCELL0:DBL.W2.2, TCELL0:DBL.E0.0, TCELL0:DBL.E0.1, TCELL0:DBL.E1.0, TCELL0:DBL.E1.1, TCELL0:DBL.E2.0, TCELL1:DBL.W0.0, TCELL1:DBL.W1.0
TCELL0:CLK.IMUX.SEL1TCELL0:PULLUP, TCELL0:DBL.W3.2, TCELL0:DBL.W4.2, TCELL0:DBL.E2.1, TCELL0:DBL.E3.0, TCELL0:DBL.E3.1, TCELL0:DBL.E4.0, TCELL0:DBL.E4.1, TCELL1:DBL.W2.0, TCELL1:DBL.W3.0, TCELL1:DBL.W4.0
TCELL0:CLK.IMUX.SEL2TCELL0:PULLUP, TCELL0:DBL.W5.2, TCELL0:DBL.W6.2, TCELL0:DBL.W7.2, TCELL0:DBL.E5.0, TCELL0:DBL.E5.1, TCELL0:DBL.E6.0, TCELL0:DBL.E6.1, TCELL0:DBL.E7.0, TCELL1:DBL.W5.0, TCELL1:DBL.W6.0
TCELL0:CLK.IMUX.SEL3TCELL0:PULLUP, TCELL0:DBL.W8.2, TCELL0:DBL.W9.2, TCELL0:DBL.E7.1, TCELL0:DBL.E8.0, TCELL0:DBL.E8.1, TCELL0:DBL.E9.0, TCELL0:DBL.E9.1, TCELL1:DBL.W7.0, TCELL1:DBL.W8.0, TCELL1:DBL.W9.0
TCELL0:CLK.IMUX.SEL4TCELL0:PULLUP, TCELL0:DBL.W0.2, TCELL0:DBL.W1.2, TCELL0:DBL.W2.2, TCELL0:DBL.E0.0, TCELL0:DBL.E0.1, TCELL0:DBL.E1.0, TCELL0:DBL.E1.1, TCELL0:DBL.E2.0, TCELL1:DBL.W0.0, TCELL1:DBL.W1.0
TCELL0:CLK.IMUX.SEL5TCELL0:PULLUP, TCELL0:DBL.W3.2, TCELL0:DBL.W4.2, TCELL0:DBL.E2.1, TCELL0:DBL.E3.0, TCELL0:DBL.E3.1, TCELL0:DBL.E4.0, TCELL0:DBL.E4.1, TCELL1:DBL.W2.0, TCELL1:DBL.W3.0, TCELL1:DBL.W4.0
TCELL0:CLK.IMUX.SEL6TCELL0:PULLUP, TCELL0:DBL.W5.2, TCELL0:DBL.W6.2, TCELL0:DBL.W7.2, TCELL0:DBL.E5.0, TCELL0:DBL.E5.1, TCELL0:DBL.E6.0, TCELL0:DBL.E6.1, TCELL0:DBL.E7.0, TCELL1:DBL.W5.0, TCELL1:DBL.W6.0
TCELL0:CLK.IMUX.SEL7TCELL0:PULLUP, TCELL0:DBL.W8.2, TCELL0:DBL.W9.2, TCELL0:DBL.E7.1, TCELL0:DBL.E8.0, TCELL0:DBL.E8.1, TCELL0:DBL.E9.0, TCELL0:DBL.E9.1, TCELL1:DBL.W7.0, TCELL1:DBL.W8.0, TCELL1:DBL.W9.0
TCELL0:CLK.IMUX.CLK0TCELL0:PULLUP, TCELL0:DBL.W0.2, TCELL0:DBL.W1.2, TCELL0:DBL.W2.2, TCELL0:DBL.E0.0, TCELL0:DBL.E0.1, TCELL0:DBL.E1.0, TCELL0:DBL.E1.1, TCELL0:DBL.E2.0, TCELL1:DBL.W0.0, TCELL1:DBL.W1.0
TCELL0:CLK.IMUX.CLK1TCELL0:PULLUP, TCELL0:DBL.W3.2, TCELL0:DBL.W4.2, TCELL0:DBL.E2.1, TCELL0:DBL.E3.0, TCELL0:DBL.E3.1, TCELL0:DBL.E4.0, TCELL0:DBL.E4.1, TCELL1:DBL.W2.0, TCELL1:DBL.W3.0, TCELL1:DBL.W4.0
TCELL0:CLK.IMUX.CLK2TCELL0:PULLUP, TCELL0:DBL.W5.2, TCELL0:DBL.W6.2, TCELL0:DBL.W7.2, TCELL0:DBL.E5.0, TCELL0:DBL.E5.1, TCELL0:DBL.E6.0, TCELL0:DBL.E6.1, TCELL0:DBL.E7.0, TCELL1:DBL.W5.0, TCELL1:DBL.W6.0
TCELL0:CLK.IMUX.CLK3TCELL0:PULLUP, TCELL0:DBL.W8.2, TCELL0:DBL.W9.2, TCELL0:DBL.E7.1, TCELL0:DBL.E8.0, TCELL0:DBL.E8.1, TCELL0:DBL.E9.0, TCELL0:DBL.E9.1, TCELL1:DBL.W7.0, TCELL1:DBL.W8.0, TCELL1:DBL.W9.0
TCELL0:CLK.IMUX.CLK4TCELL0:PULLUP, TCELL0:DBL.W0.2, TCELL0:DBL.W1.2, TCELL0:DBL.W2.2, TCELL0:DBL.E0.0, TCELL0:DBL.E0.1, TCELL0:DBL.E1.0, TCELL0:DBL.E1.1, TCELL0:DBL.E2.0, TCELL1:DBL.W0.0, TCELL1:DBL.W1.0
TCELL0:CLK.IMUX.CLK5TCELL0:PULLUP, TCELL0:DBL.W3.2, TCELL0:DBL.W4.2, TCELL0:DBL.E2.1, TCELL0:DBL.E3.0, TCELL0:DBL.E3.1, TCELL0:DBL.E4.0, TCELL0:DBL.E4.1, TCELL1:DBL.W2.0, TCELL1:DBL.W3.0, TCELL1:DBL.W4.0
TCELL0:CLK.IMUX.CLK6TCELL0:PULLUP, TCELL0:DBL.W5.2, TCELL0:DBL.W6.2, TCELL0:DBL.W7.2, TCELL0:DBL.E5.0, TCELL0:DBL.E5.1, TCELL0:DBL.E6.0, TCELL0:DBL.E6.1, TCELL0:DBL.E7.0, TCELL1:DBL.W5.0, TCELL1:DBL.W6.0
TCELL0:CLK.IMUX.CLK7TCELL0:PULLUP, TCELL0:DBL.W8.2, TCELL0:DBL.W9.2, TCELL0:DBL.E7.1, TCELL0:DBL.E8.0, TCELL0:DBL.E8.1, TCELL0:DBL.E9.0, TCELL0:DBL.E9.1, TCELL1:DBL.W7.0, TCELL1:DBL.W8.0, TCELL1:DBL.W9.0
TCELL1:OMUX0.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL1:OMUX3.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL1:OMUX4.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7
TCELL1:OMUX5.STCELL0:CLK.OUT.0, TCELL0:CLK.OUT.1, TCELL0:CLK.OUT.2, TCELL0:CLK.OUT.3, TCELL0:CLK.OUT.4, TCELL0:CLK.OUT.5, TCELL0:CLK.OUT.6, TCELL0:CLK.OUT.7

Bel BUFGMUX0

virtex2 CLKT.V2PX bel BUFGMUX0
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK0
OoutputTCELL0:CLK.OUT.0
SinputTCELL0:CLK.IMUX.SEL0

Bel BUFGMUX1

virtex2 CLKT.V2PX bel BUFGMUX1
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK1
OoutputTCELL0:CLK.OUT.1
SinputTCELL0:CLK.IMUX.SEL1

Bel BUFGMUX2

virtex2 CLKT.V2PX bel BUFGMUX2
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK2
OoutputTCELL0:CLK.OUT.2
SinputTCELL0:CLK.IMUX.SEL2

Bel BUFGMUX3

virtex2 CLKT.V2PX bel BUFGMUX3
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK3
OoutputTCELL0:CLK.OUT.3
SinputTCELL0:CLK.IMUX.SEL3

Bel BUFGMUX4

virtex2 CLKT.V2PX bel BUFGMUX4
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK4
OoutputTCELL0:CLK.OUT.4
SinputTCELL0:CLK.IMUX.SEL4

Bel BUFGMUX5

virtex2 CLKT.V2PX bel BUFGMUX5
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK5
OoutputTCELL0:CLK.OUT.5
SinputTCELL0:CLK.IMUX.SEL5

Bel BUFGMUX6

virtex2 CLKT.V2PX bel BUFGMUX6
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK6
OoutputTCELL0:CLK.OUT.6
SinputTCELL0:CLK.IMUX.SEL6

Bel BUFGMUX7

virtex2 CLKT.V2PX bel BUFGMUX7
PinDirectionWires
CLKinputTCELL0:CLK.IMUX.CLK7
OoutputTCELL0:CLK.OUT.7
SinputTCELL0:CLK.IMUX.SEL7

Bel GLOBALSIG_N0

virtex2 CLKT.V2PX bel GLOBALSIG_N0
PinDirectionWires

Bel GLOBALSIG_N1

virtex2 CLKT.V2PX bel GLOBALSIG_N1
PinDirectionWires

Bel wires

virtex2 CLKT.V2PX bel wires
WirePins
TCELL0:CLK.IMUX.SEL0BUFGMUX0.S
TCELL0:CLK.IMUX.SEL1BUFGMUX1.S
TCELL0:CLK.IMUX.SEL2BUFGMUX2.S
TCELL0:CLK.IMUX.SEL3BUFGMUX3.S
TCELL0:CLK.IMUX.SEL4BUFGMUX4.S
TCELL0:CLK.IMUX.SEL5BUFGMUX5.S
TCELL0:CLK.IMUX.SEL6BUFGMUX6.S
TCELL0:CLK.IMUX.SEL7BUFGMUX7.S
TCELL0:CLK.IMUX.CLK0BUFGMUX0.CLK
TCELL0:CLK.IMUX.CLK1BUFGMUX1.CLK
TCELL0:CLK.IMUX.CLK2BUFGMUX2.CLK
TCELL0:CLK.IMUX.CLK3BUFGMUX3.CLK
TCELL0:CLK.IMUX.CLK4BUFGMUX4.CLK
TCELL0:CLK.IMUX.CLK5BUFGMUX5.CLK
TCELL0:CLK.IMUX.CLK6BUFGMUX6.CLK
TCELL0:CLK.IMUX.CLK7BUFGMUX7.CLK
TCELL0:CLK.OUT.0BUFGMUX0.O
TCELL0:CLK.OUT.1BUFGMUX1.O
TCELL0:CLK.OUT.2BUFGMUX2.O
TCELL0:CLK.OUT.3BUFGMUX3.O
TCELL0:CLK.OUT.4BUFGMUX4.O
TCELL0:CLK.OUT.5BUFGMUX5.O
TCELL0:CLK.OUT.6BUFGMUX6.O
TCELL0:CLK.OUT.7BUFGMUX7.O

Bitstream

virtex2 CLKT.V2PX bittile 0
BitFrame
0 1 2 3
79 BUFGMUX2:MUX.CLK[3] - - BUFGMUX6:MUX.CLK[3]
78 BUFGMUX2:MUX.CLK[0] - - BUFGMUX6:MUX.CLK[0]
77 BUFGMUX1:MUX.CLK[0] - - BUFGMUX5:MUX.CLK[0]
76 BUFGMUX1:MUX.CLK[3] - - BUFGMUX5:MUX.CLK[3]
75 BUFGMUX1:MUX.CLK[2] - - BUFGMUX5:MUX.CLK[2]
74 BUFGMUX1:MUX.CLK[1] - - BUFGMUX5:MUX.CLK[1]
73 BUFGMUX1:DISABLE_ATTR[0] - - BUFGMUX5:DISABLE_ATTR[0]
72 BUFGMUX0:DISABLE_ATTR[0] - - BUFGMUX4:DISABLE_ATTR[0]
71 BUFGMUX0:MUX.CLK[1] - - BUFGMUX4:MUX.CLK[1]
70 BUFGMUX0:MUX.CLK[2] - - BUFGMUX4:MUX.CLK[2]
69 BUFGMUX0:MUX.CLK[3] - - BUFGMUX4:MUX.CLK[3]
68 BUFGMUX0:MUX.CLK[0] - - BUFGMUX4:MUX.CLK[0]
67 - - - -
66 - - - -
65 - - - -
64 INT:MUX.1.OMUX4.S[3] INT:MUX.1.OMUX5.S[4] INT:MUX.0.OMUX5.S[4] INT:MUX.0.OMUX4.S[3]
63 INT:MUX.1.OMUX4.S[2] INT:MUX.1.OMUX5.S[3] INT:MUX.0.OMUX5.S[3] INT:MUX.0.OMUX4.S[2]
62 INT:MUX.1.OMUX4.S[1] INT:MUX.1.OMUX5.S[2] INT:MUX.0.OMUX5.S[2] INT:MUX.0.OMUX4.S[1]
61 INT:MUX.1.OMUX4.S[0] INT:MUX.1.OMUX5.S[1] INT:MUX.0.OMUX5.S[1] INT:MUX.0.OMUX4.S[0]
60 INT:MUX.1.OMUX4.S[4] INT:MUX.1.OMUX5.S[0] INT:MUX.0.OMUX5.S[0] INT:MUX.0.OMUX4.S[4]
59 - - - -
58 - - - -
57 - - - -
56 - - - -
55 - - - -
54 INT:MUX.1.OMUX0.S[3] INT:MUX.1.OMUX3.S[4] INT:MUX.0.OMUX3.S[4] INT:MUX.0.OMUX0.S[3]
53 INT:MUX.1.OMUX0.S[2] INT:MUX.1.OMUX3.S[3] INT:MUX.0.OMUX3.S[3] INT:MUX.0.OMUX0.S[2]
52 INT:MUX.1.OMUX0.S[1] INT:MUX.1.OMUX3.S[2] INT:MUX.0.OMUX3.S[2] INT:MUX.0.OMUX0.S[1]
51 INT:MUX.1.OMUX0.S[0] INT:MUX.1.OMUX3.S[1] INT:MUX.0.OMUX3.S[1] INT:MUX.0.OMUX0.S[0]
50 INT:MUX.1.OMUX0.S[4] INT:MUX.1.OMUX3.S[0] INT:MUX.0.OMUX3.S[0] INT:MUX.0.OMUX0.S[4]
49 - - - -
48 - - - -
47 - - - -
46 - - - -
45 - - - -
44 - ~INT:INV.0.CLK.IMUX.SEL3 ~INT:INV.0.CLK.IMUX.SEL7 -
43 INT:MUX.0.CLK.IMUX.CLK3[4] INT:MUX.0.CLK.IMUX.SEL3[5] INT:MUX.0.CLK.IMUX.SEL7[5] INT:MUX.0.CLK.IMUX.CLK7[4]
42 INT:MUX.0.CLK.IMUX.CLK3[3] INT:MUX.0.CLK.IMUX.SEL3[4] INT:MUX.0.CLK.IMUX.SEL7[4] INT:MUX.0.CLK.IMUX.CLK7[3]
41 INT:MUX.0.CLK.IMUX.CLK3[2] INT:MUX.0.CLK.IMUX.SEL3[3] INT:MUX.0.CLK.IMUX.SEL7[3] INT:MUX.0.CLK.IMUX.CLK7[2]
40 INT:MUX.0.CLK.IMUX.CLK3[1] INT:MUX.0.CLK.IMUX.SEL3[2] INT:MUX.0.CLK.IMUX.SEL7[2] INT:MUX.0.CLK.IMUX.CLK7[1]
39 INT:MUX.0.CLK.IMUX.CLK3[0] INT:MUX.0.CLK.IMUX.SEL3[1] INT:MUX.0.CLK.IMUX.SEL7[1] INT:MUX.0.CLK.IMUX.CLK7[0]
38 INT:MUX.0.CLK.IMUX.CLK3[5] INT:MUX.0.CLK.IMUX.SEL3[0] INT:MUX.0.CLK.IMUX.SEL7[0] INT:MUX.0.CLK.IMUX.CLK7[5]
37 - - - -
36 - - - -
35 - - - -
34 - - - -
33 - - - -
32 - ~INT:INV.0.CLK.IMUX.SEL2 ~INT:INV.0.CLK.IMUX.SEL6 -
31 INT:MUX.0.CLK.IMUX.CLK2[4] INT:MUX.0.CLK.IMUX.SEL2[5] INT:MUX.0.CLK.IMUX.SEL6[5] INT:MUX.0.CLK.IMUX.CLK6[4]
30 INT:MUX.0.CLK.IMUX.CLK2[3] INT:MUX.0.CLK.IMUX.SEL2[4] INT:MUX.0.CLK.IMUX.SEL6[4] INT:MUX.0.CLK.IMUX.CLK6[3]
29 INT:MUX.0.CLK.IMUX.CLK2[2] INT:MUX.0.CLK.IMUX.SEL2[3] INT:MUX.0.CLK.IMUX.SEL6[3] INT:MUX.0.CLK.IMUX.CLK6[2]
28 INT:MUX.0.CLK.IMUX.CLK2[1] INT:MUX.0.CLK.IMUX.SEL2[2] INT:MUX.0.CLK.IMUX.SEL6[2] INT:MUX.0.CLK.IMUX.CLK6[1]
27 INT:MUX.0.CLK.IMUX.CLK2[0] INT:MUX.0.CLK.IMUX.SEL2[1] INT:MUX.0.CLK.IMUX.SEL6[1] INT:MUX.0.CLK.IMUX.CLK6[0]
26 INT:MUX.0.CLK.IMUX.CLK2[5] INT:MUX.0.CLK.IMUX.SEL2[0] INT:MUX.0.CLK.IMUX.SEL6[0] INT:MUX.0.CLK.IMUX.CLK6[5]
25 - - - -
24 - - - -
23 - - - -
22 - - - -
21 - - - -
20 - ~INT:INV.0.CLK.IMUX.SEL1 ~INT:INV.0.CLK.IMUX.SEL5 -
19 INT:MUX.0.CLK.IMUX.CLK1[4] INT:MUX.0.CLK.IMUX.SEL1[5] INT:MUX.0.CLK.IMUX.SEL5[5] INT:MUX.0.CLK.IMUX.CLK5[4]
18 INT:MUX.0.CLK.IMUX.CLK1[3] INT:MUX.0.CLK.IMUX.SEL1[4] INT:MUX.0.CLK.IMUX.SEL5[4] INT:MUX.0.CLK.IMUX.CLK5[3]
17 INT:MUX.0.CLK.IMUX.CLK1[2] INT:MUX.0.CLK.IMUX.SEL1[3] INT:MUX.0.CLK.IMUX.SEL5[3] INT:MUX.0.CLK.IMUX.CLK5[2]
16 INT:MUX.0.CLK.IMUX.CLK1[1] INT:MUX.0.CLK.IMUX.SEL1[2] INT:MUX.0.CLK.IMUX.SEL5[2] INT:MUX.0.CLK.IMUX.CLK5[1]
15 INT:MUX.0.CLK.IMUX.CLK1[0] INT:MUX.0.CLK.IMUX.SEL1[1] INT:MUX.0.CLK.IMUX.SEL5[1] INT:MUX.0.CLK.IMUX.CLK5[0]
14 INT:MUX.0.CLK.IMUX.CLK1[5] INT:MUX.0.CLK.IMUX.SEL1[0] INT:MUX.0.CLK.IMUX.SEL5[0] INT:MUX.0.CLK.IMUX.CLK5[5]
13 - - - -
12 - - - -
11 - - - -
10 - - - -
9 - - - -
8 - ~INT:INV.0.CLK.IMUX.SEL0 ~INT:INV.0.CLK.IMUX.SEL4 -
7 INT:MUX.0.CLK.IMUX.CLK0[4] INT:MUX.0.CLK.IMUX.SEL0[5] INT:MUX.0.CLK.IMUX.SEL4[5] INT:MUX.0.CLK.IMUX.CLK4[4]
6 INT:MUX.0.CLK.IMUX.CLK0[3] INT:MUX.0.CLK.IMUX.SEL0[4] INT:MUX.0.CLK.IMUX.SEL4[4] INT:MUX.0.CLK.IMUX.CLK4[3]
5 INT:MUX.0.CLK.IMUX.CLK0[2] INT:MUX.0.CLK.IMUX.SEL0[3] INT:MUX.0.CLK.IMUX.SEL4[3] INT:MUX.0.CLK.IMUX.CLK4[2]
4 INT:MUX.0.CLK.IMUX.CLK0[1] INT:MUX.0.CLK.IMUX.SEL0[2] INT:MUX.0.CLK.IMUX.SEL4[2] INT:MUX.0.CLK.IMUX.CLK4[1]
3 INT:MUX.0.CLK.IMUX.CLK0[0] INT:MUX.0.CLK.IMUX.SEL0[1] INT:MUX.0.CLK.IMUX.SEL4[1] INT:MUX.0.CLK.IMUX.CLK4[0]
2 INT:MUX.0.CLK.IMUX.CLK0[5] INT:MUX.0.CLK.IMUX.SEL0[0] INT:MUX.0.CLK.IMUX.SEL4[0] INT:MUX.0.CLK.IMUX.CLK4[5]
1 - - - -
0 - - - -
virtex2 CLKT.V2PX bittile 1
BitFrame
0 1 2 3
7 BUFGMUX3:MUX.CLK[0] - - BUFGMUX7:MUX.CLK[0]
6 BUFGMUX3:MUX.CLK[3] - - BUFGMUX7:MUX.CLK[3]
5 BUFGMUX3:MUX.CLK[2] - - BUFGMUX7:MUX.CLK[2]
4 BUFGMUX3:MUX.CLK[1] - - BUFGMUX7:MUX.CLK[1]
3 BUFGMUX3:DISABLE_ATTR[0] - - BUFGMUX7:DISABLE_ATTR[0]
2 BUFGMUX2:DISABLE_ATTR[0] - - BUFGMUX6:DISABLE_ATTR[0]
1 BUFGMUX2:MUX.CLK[1] - - BUFGMUX6:MUX.CLK[1]
0 BUFGMUX2:MUX.CLK[2] - - BUFGMUX6:MUX.CLK[2]
BUFGMUX0:DISABLE_ATTR 0.0.72
BUFGMUX1:DISABLE_ATTR 0.0.73
BUFGMUX2:DISABLE_ATTR 1.0.2
BUFGMUX3:DISABLE_ATTR 1.0.3
BUFGMUX4:DISABLE_ATTR 0.3.72
BUFGMUX5:DISABLE_ATTR 0.3.73
BUFGMUX6:DISABLE_ATTR 1.3.2
BUFGMUX7:DISABLE_ATTR 1.3.3
LOW 0
HIGH 1
BUFGMUX0:MUX.CLK 0.0.69 0.0.70 0.0.71 0.0.68
BUFGMUX1:MUX.CLK 0.0.76 0.0.75 0.0.74 0.0.77
BUFGMUX2:MUX.CLK 0.0.79 1.0.0 1.0.1 0.0.78
BUFGMUX3:MUX.CLK 1.0.6 1.0.5 1.0.4 1.0.7
BUFGMUX4:MUX.CLK 0.3.69 0.3.70 0.3.71 0.3.68
BUFGMUX5:MUX.CLK 0.3.76 0.3.75 0.3.74 0.3.77
BUFGMUX6:MUX.CLK 0.3.79 1.3.0 1.3.1 0.3.78
BUFGMUX7:MUX.CLK 1.3.6 1.3.5 1.3.4 1.3.7
INT 0 0 0 1
CKI 0 0 1 0
DCM_OUT_L 0 1 0 0
DCM_OUT_R 1 0 0 0
INT:INV.0.CLK.IMUX.SEL0 0.1.8
INT:INV.0.CLK.IMUX.SEL1 0.1.20
INT:INV.0.CLK.IMUX.SEL2 0.1.32
INT:INV.0.CLK.IMUX.SEL3 0.1.44
INT:INV.0.CLK.IMUX.SEL4 0.2.8
INT:INV.0.CLK.IMUX.SEL5 0.2.20
INT:INV.0.CLK.IMUX.SEL6 0.2.32
INT:INV.0.CLK.IMUX.SEL7 0.2.44
inverted ~[0]
INT:MUX.0.CLK.IMUX.CLK0 0.0.2 0.0.7 0.0.6 0.0.5 0.0.4 0.0.3
INT:MUX.0.CLK.IMUX.CLK4 0.3.2 0.3.7 0.3.6 0.3.5 0.3.4 0.3.3
INT:MUX.0.CLK.IMUX.SEL0 0.1.7 0.1.6 0.1.5 0.1.4 0.1.3 0.1.2
INT:MUX.0.CLK.IMUX.SEL4 0.2.7 0.2.6 0.2.5 0.2.4 0.2.3 0.2.2
0.PULLUP 0 0 0 0 0 0
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1.DBL.W1.0 0 1 0 0 0 0
0.DBL.E0.0 1 0 0 0 0 1
0.DBL.E1.0 1 0 0 0 1 0
0.DBL.E2.0 1 0 0 1 0 0
0.DBL.E0.1 1 0 1 0 0 0
0.DBL.E1.1 1 1 0 0 0 0
INT:MUX.0.CLK.IMUX.CLK1 0.0.14 0.0.19 0.0.18 0.0.17 0.0.16 0.0.15
INT:MUX.0.CLK.IMUX.CLK5 0.3.14 0.3.19 0.3.18 0.3.17 0.3.16 0.3.15
INT:MUX.0.CLK.IMUX.SEL1 0.1.19 0.1.18 0.1.17 0.1.16 0.1.15 0.1.14
INT:MUX.0.CLK.IMUX.SEL5 0.2.19 0.2.18 0.2.17 0.2.16 0.2.15 0.2.14
0.PULLUP 0 0 0 0 0 0
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0.DBL.E4.1 1 1 0 0 0 0
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INT:MUX.0.CLK.IMUX.CLK6 0.3.26 0.3.31 0.3.30 0.3.29 0.3.28 0.3.27
INT:MUX.0.CLK.IMUX.SEL2 0.1.31 0.1.30 0.1.29 0.1.28 0.1.27 0.1.26
INT:MUX.0.CLK.IMUX.SEL6 0.2.31 0.2.30 0.2.29 0.2.28 0.2.27 0.2.26
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0.DBL.E6.1 1 1 0 0 0 0
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INT:MUX.0.CLK.IMUX.CLK7 0.3.38 0.3.43 0.3.42 0.3.41 0.3.40 0.3.39
INT:MUX.0.CLK.IMUX.SEL3 0.1.43 0.1.42 0.1.41 0.1.40 0.1.39 0.1.38
INT:MUX.0.CLK.IMUX.SEL7 0.2.43 0.2.42 0.2.41 0.2.40 0.2.39 0.2.38
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1.DBL.W8.0 0 0 1 0 0 0
1.DBL.W9.0 0 1 0 0 0 0
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0.DBL.E9.0 1 0 0 0 1 0
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0.DBL.E8.1 1 0 1 0 0 0
0.DBL.E9.1 1 1 0 0 0 0
INT:MUX.0.OMUX0.S 0.3.50 0.3.54 0.3.53 0.3.52 0.3.51
INT:MUX.0.OMUX3.S 0.2.54 0.2.53 0.2.52 0.2.51 0.2.50
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NONE 0 0 0 0 0
0.CLK.OUT.0 0 0 0 0 1
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NONE 0 0 0 0 0
0.CLK.OUT.4 0 0 0 0 1
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Tile CLKC

Cells: 1 IRIs: 0

Bel CLKC

virtex2 CLKC bel CLKC
PinDirectionWires