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North-west

TODO: document

Tile CNR_NW_V2

Cells: 1

Bel DCI[0]

virtex2 CNR_NW_V2 bel DCI[0]
PinDirectionWires
ADDRESS0outputOUT_HALF0[14]
ADDRESS1outputOUT_HALF1[14]
ADDRESS2outputOUT_HALF0[13]
DATAoutputOUT_HALF1[15]
DCI_CLKinputIMUX_G2_DATA[7]
DCI_DONEoutputOUT_HALF0[15]
DCI_RESETinputIMUX_G2_DATA[6]
HI_LO_NinputIMUX_G2_DATA[5]
HI_LO_PinputIMUX_G2_DATA[4]
N_OR_PoutputOUT_HALF1[16]
SCLKoutputOUT_HALF0[16]
UPDATEoutputOUT_HALF1[17]

Bel DCI[1]

virtex2 CNR_NW_V2 bel DCI[1]
PinDirectionWires
ADDRESS0outputOUT_HALF0[9]
ADDRESS1outputOUT_HALF1[9]
ADDRESS2outputOUT_HALF0[8]
DATAoutputOUT_HALF1[10]
DCI_CLKinputIMUX_G1_DATA[7]
DCI_DONEoutputOUT_HALF0[10]
DCI_RESETinputIMUX_G1_DATA[6]
HI_LO_NinputIMUX_G1_DATA[5]
HI_LO_PinputIMUX_G1_DATA[4]
N_OR_PoutputOUT_HALF1[11]
SCLKoutputOUT_HALF0[11]
UPDATEoutputOUT_HALF1[12]

Bel PMV

virtex2 CNR_NW_V2 bel PMV
PinDirectionWires
A0inputIMUX_G0_DATA[0]
A1inputIMUX_G0_DATA[1]
A2inputIMUX_G0_DATA[2]
A3inputIMUX_G0_DATA[3]
A4inputIMUX_G0_DATA[4]
A5inputIMUX_G0_DATA[5]
ENinputIMUX_G0_DATA[6]
OoutputOUT_HALF0[17]

Bel wires

virtex2 CNR_NW_V2 bel wires
WirePins
IMUX_G0_DATA[0]PMV.A0
IMUX_G0_DATA[1]PMV.A1
IMUX_G0_DATA[2]PMV.A2
IMUX_G0_DATA[3]PMV.A3
IMUX_G0_DATA[4]PMV.A4
IMUX_G0_DATA[5]PMV.A5
IMUX_G0_DATA[6]PMV.EN
IMUX_G1_DATA[4]DCI[1].HI_LO_P
IMUX_G1_DATA[5]DCI[1].HI_LO_N
IMUX_G1_DATA[6]DCI[1].DCI_RESET
IMUX_G1_DATA[7]DCI[1].DCI_CLK
IMUX_G2_DATA[4]DCI[0].HI_LO_P
IMUX_G2_DATA[5]DCI[0].HI_LO_N
IMUX_G2_DATA[6]DCI[0].DCI_RESET
IMUX_G2_DATA[7]DCI[0].DCI_CLK
OUT_HALF0[8]DCI[1].ADDRESS2
OUT_HALF0[9]DCI[1].ADDRESS0
OUT_HALF0[10]DCI[1].DCI_DONE
OUT_HALF0[11]DCI[1].SCLK
OUT_HALF0[13]DCI[0].ADDRESS2
OUT_HALF0[14]DCI[0].ADDRESS0
OUT_HALF0[15]DCI[0].DCI_DONE
OUT_HALF0[16]DCI[0].SCLK
OUT_HALF0[17]PMV.O
OUT_HALF1[9]DCI[1].ADDRESS1
OUT_HALF1[10]DCI[1].DATA
OUT_HALF1[11]DCI[1].N_OR_P
OUT_HALF1[12]DCI[1].UPDATE
OUT_HALF1[14]DCI[0].ADDRESS1
OUT_HALF1[15]DCI[0].DATA
OUT_HALF1[16]DCI[0].N_OR_P
OUT_HALF1[17]DCI[0].UPDATE

Bitstream

virtex2 CNR_NW_V2 rect TERM_H
BitFrame
F0 F1 F2 F3
B79 - - - -
B78 - - - -
B77 - - - -
B76 - - - -
B75 - - - -
B74 - - - -
B73 - - - -
B72 - - - -
B71 - - - -
B70 - - - -
B69 - - - -
B68 - - - -
B67 - - - -
B66 - - - -
B65 - - - -
B64 - - - -
B63 - - - -
B62 - - - -
B61 - - - -
B60 - - - -
B59 - - - -
B58 - - - -
B57 - - - -
B56 - - - -
B55 - - - -
B54 - - - -
B53 - - - -
B52 - - - -
B51 - - - -
B50 - - - -
B49 - - - -
B48 - - - -
B47 - - - -
B46 - - - -
B45 - - - -
B44 - - - -
B43 - - - -
B42 - - - -
B41 - - - -
B40 - - - -
B39 - - - -
B38 - - - -
B37 - - - -
B36 - - - -
B35 - - - -
B34 - - - -
B33 - - - -
B32 - - - -
B31 - - - -
B30 - - - -
B29 - - - -
B28 - - - -
B27 - - - -
B26 - - - -
B25 - - - -
B24 - - - -
B23 - - - -
B22 - - - -
B21 - - - -
B20 - - - -
B19 - - - -
B18 - - - -
B17 - - - -
B16 - - - -
B15 - - - -
B14 - - - -
B13 - - - -
B12 - - - -
B11 - - - -
B10 - - - -
B9 - - - -
B8 - - - -
B7 - - - -
B6 - - - -
B5 - - - -
B4 - - - -
B3 - - - -
B2 - - - -
B1 - - - -
B0 - - - -
virtex2 CNR_NW_V2 rect TERM_V
BitFrame
F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 F10 F11 F12 F13 F14 F15 F16 F17 F18 F19 F20 F21
B11 - - - - - - - - - - - - - - - - - - - - - -
B10 - - - - - - - - - - - - - - - - - - - - - -
B9 - - - - - - - - - - - - - - - - - - - - - -
B8 - - - - - - - - - - - - - - - - - - - - - -
B7 - - - - - - - - - - - - - - - - - - - - - -
B6 - - - - - - - - - - - - - - - - - - - - - -
B5 - - - - - - - - - - - - - - - - - - - - - -
B4 - - - - - - - - - - - - - - - - - - - - - -
B3 - - - - - - - - - - - - - - - - - - - - - -
B2 - - - - - - - - - - - - - - - - - - - - - -
B1 - - - - - - - - - - - - - - - - - - - - - -
B0 - - - - - - - - - - - - - - - - - - - - - -
### Bitstream
virtex2 CNR_NW_V2 rect R0
BitFrame
F0 F1 F2 F3
B48 - - DCI[0]:LVDSBIAS[1] DCI[0]:LVDSBIAS[0]
B47 - - DCI[0]:LVDSBIAS[3] DCI[0]:LVDSBIAS[2]
B46 - - DCI[0]:LVDSBIAS[5] DCI[0]:LVDSBIAS[4]
B45 - - DCI[0]:LVDSBIAS[7] DCI[0]:LVDSBIAS[6]
B44 - - - DCI[0]:LVDSBIAS[8]
B43 - - - -
B42 - - DCI[0]:ENABLE -
B41 - - - -
B40 - - - -
B39 - - DCI[0]:NMASK_TERM_SPLIT[0] -
B38 - - DCI[0]:NMASK_TERM_SPLIT[2] DCI[0]:NMASK_TERM_SPLIT[1]
B37 - - DCI[0]:NMASK_TERM_SPLIT[4] DCI[0]:NMASK_TERM_SPLIT[3]
B36 - - DCI[0]:PMASK_TERM_VCC[1] DCI[0]:PMASK_TERM_VCC[0]
B35 - - DCI[0]:PMASK_TERM_VCC[3] DCI[0]:PMASK_TERM_VCC[2]
B34 - - DCI[0]:PMASK_TERM_SPLIT[0] DCI[0]:PMASK_TERM_VCC[4]
B33 - - DCI[0]:PMASK_TERM_SPLIT[2] DCI[0]:PMASK_TERM_SPLIT[1]
B32 - - DCI[0]:PMASK_TERM_SPLIT[4] DCI[0]:PMASK_TERM_SPLIT[3]
B31 - - DCI[0]:TEST_ENABLE DCI[0]:FORCE_DONE_HIGH
B30 - - - -
B29 - - - -
B28 - - - -
B27 - - - -
B26 - - - -
B25 - - - -
B24 - - - -
B23 - - - -
B22 - - - -
B21 - - - -
B20 - - - -
B19 - - - -
B18 - - - -
B17 - - - -
B16 - - - -
B15 - - - -
B14 - - - -
B13 - - - -
B12 - - - -
B11 - - - -
B10 - - - -
B9 - - - -
B8 - - - -
B7 - - - -
B6 - - - -
B5 - - - -
B4 - - - -
B3 - - - -
B2 - - - -
B1 - - - -
B0 - - - -
virtex2 CNR_NW_V2 rect R1
BitFrame
F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 F10 F11 F12 F13
B11 - - - - - - MISC:PROGPIN[0] - DCI[1]:PMASK_TERM_VCC[3] DCI[1]:PMASK_TERM_SPLIT[2] - DCI[1]:NMASK_TERM_SPLIT[0] DCI[1]:LVDSBIAS[4] DCI[1]:LVDSBIAS[7]
B10 - - - - - - MISC:HSWAPENPIN[0] - DCI[1]:PMASK_TERM_VCC[4] DCI[1]:PMASK_TERM_SPLIT[4] - DCI[1]:NMASK_TERM_SPLIT[2] DCI[1]:LVDSBIAS[3] -
B9 - - - - - - MISC:TEST_LL - DCI[1]:PMASK_TERM_SPLIT[0] DCI[1]:PMASK_TERM_SPLIT[1] - - DCI[1]:LVDSBIAS[5] DCI[1]:LVDSBIAS[6]
B8 - - - - - - MISC:HSWAPENPIN[1] - DCI[1]:PMASK_TERM_VCC[0] DCI[1]:FORCE_DONE_HIGH - DCI[1]:NMASK_TERM_SPLIT[3] DCI[1]:LVDSBIAS[0] -
B7 - - - - - - MISC:TDIPIN[0] - DCI[1]:PMASK_TERM_VCC[2] DCI[1]:PMASK_TERM_SPLIT[3] DCI[1]:ENABLE DCI[1]:NMASK_TERM_SPLIT[1] DCI[1]:LVDSBIAS[2] DCI[1]:LVDSBIAS[8]
B6 - - - - - - MISC:TDIPIN[1] - DCI[1]:PMASK_TERM_VCC[1] DCI[1]:TEST_ENABLE - DCI[1]:NMASK_TERM_SPLIT[4] DCI[1]:LVDSBIAS[1] -
B5 - - - - - - - - - - - - - -
B4 - - - - - - - - - - - - - -
B3 - - - - - - - - - - - - - -
B2 - - - - - - - - - - - - - -
B1 - - - - - - - - - - - - - -
B0 - - - - - - - - - - - - - -
DCI[0]:ENABLE 0.F2.B42
DCI[0]:FORCE_DONE_HIGH 0.F3.B31
DCI[0]:TEST_ENABLE 0.F2.B31
DCI[1]:ENABLE 1.F10.B7
DCI[1]:FORCE_DONE_HIGH 1.F9.B8
DCI[1]:TEST_ENABLE 1.F9.B6
MISC:TEST_LL 1.F6.B9
non-inverted [0]
DCI[0]:LVDSBIAS 0.F3.B44 0.F2.B45 0.F3.B45 0.F2.B46 0.F3.B46 0.F2.B47 0.F3.B47 0.F2.B48 0.F3.B48
DCI[1]:LVDSBIAS 1.F13.B7 1.F13.B11 1.F13.B9 1.F12.B9 1.F12.B11 1.F12.B10 1.F12.B7 1.F12.B6 1.F12.B8
non-inverted [8] [7] [6] [5] [4] [3] [2] [1] [0]
DCI[0]:NMASK_TERM_SPLIT 0.F2.B37 0.F3.B37 0.F2.B38 0.F3.B38 0.F2.B39
DCI[0]:PMASK_TERM_SPLIT 0.F2.B32 0.F3.B32 0.F2.B33 0.F3.B33 0.F2.B34
DCI[0]:PMASK_TERM_VCC 0.F3.B34 0.F2.B35 0.F3.B35 0.F2.B36 0.F3.B36
DCI[1]:NMASK_TERM_SPLIT 1.F11.B6 1.F11.B8 1.F11.B10 1.F11.B7 1.F11.B11
DCI[1]:PMASK_TERM_SPLIT 1.F9.B10 1.F9.B7 1.F9.B11 1.F9.B9 1.F8.B9
DCI[1]:PMASK_TERM_VCC 1.F8.B10 1.F8.B11 1.F8.B7 1.F8.B6 1.F8.B8
non-inverted [4] [3] [2] [1] [0]
MISC:HSWAPENPIN 1.F6.B8 1.F6.B10
MISC:TDIPIN 1.F6.B6 1.F6.B7
PULLUP 0 0
PULLDOWN 0 1
PULLNONE 1 0
MISC:PROGPIN 1.F6.B11
PULLUP 0
PULLNONE 1

Tile CNR_NW_V2P

Cells: 1

Bel DCI[0]

virtex2 CNR_NW_V2P bel DCI[0]
PinDirectionWires
ADDRESS0outputOUT_HALF0[14]
ADDRESS1outputOUT_HALF1[14]
ADDRESS2outputOUT_HALF0[13]
DATAoutputOUT_HALF1[15]
DCI_CLKinputIMUX_G2_DATA[7]
DCI_DONEoutputOUT_HALF0[15]
DCI_RESETinputIMUX_G2_DATA[6]
HI_LO_NinputIMUX_G2_DATA[5]
HI_LO_PinputIMUX_G2_DATA[4]
N_OR_PoutputOUT_HALF1[16]
SCLKoutputOUT_HALF0[16]
UPDATEoutputOUT_HALF1[17]

Bel DCI[1]

virtex2 CNR_NW_V2P bel DCI[1]
PinDirectionWires
ADDRESS0outputOUT_HALF0[9]
ADDRESS1outputOUT_HALF1[9]
ADDRESS2outputOUT_HALF0[8]
DATAoutputOUT_HALF1[10]
DCI_CLKinputIMUX_G1_DATA[7]
DCI_DONEoutputOUT_HALF0[10]
DCI_RESETinputIMUX_G1_DATA[6]
HI_LO_NinputIMUX_G1_DATA[5]
HI_LO_PinputIMUX_G1_DATA[4]
N_OR_PoutputOUT_HALF1[11]
SCLKoutputOUT_HALF0[11]
UPDATEoutputOUT_HALF1[12]

Bel PMV

virtex2 CNR_NW_V2P bel PMV
PinDirectionWires
A0inputIMUX_G0_DATA[0]
A1inputIMUX_G0_DATA[1]
A2inputIMUX_G0_DATA[2]
A3inputIMUX_G0_DATA[3]
A4inputIMUX_G0_DATA[4]
A5inputIMUX_G0_DATA[5]
ENinputIMUX_G0_DATA[6]
OoutputOUT_HALF0[17]

Bel wires

virtex2 CNR_NW_V2P bel wires
WirePins
IMUX_G0_DATA[0]PMV.A0
IMUX_G0_DATA[1]PMV.A1
IMUX_G0_DATA[2]PMV.A2
IMUX_G0_DATA[3]PMV.A3
IMUX_G0_DATA[4]PMV.A4
IMUX_G0_DATA[5]PMV.A5
IMUX_G0_DATA[6]PMV.EN
IMUX_G1_DATA[4]DCI[1].HI_LO_P
IMUX_G1_DATA[5]DCI[1].HI_LO_N
IMUX_G1_DATA[6]DCI[1].DCI_RESET
IMUX_G1_DATA[7]DCI[1].DCI_CLK
IMUX_G2_DATA[4]DCI[0].HI_LO_P
IMUX_G2_DATA[5]DCI[0].HI_LO_N
IMUX_G2_DATA[6]DCI[0].DCI_RESET
IMUX_G2_DATA[7]DCI[0].DCI_CLK
OUT_HALF0[8]DCI[1].ADDRESS2
OUT_HALF0[9]DCI[1].ADDRESS0
OUT_HALF0[10]DCI[1].DCI_DONE
OUT_HALF0[11]DCI[1].SCLK
OUT_HALF0[13]DCI[0].ADDRESS2
OUT_HALF0[14]DCI[0].ADDRESS0
OUT_HALF0[15]DCI[0].DCI_DONE
OUT_HALF0[16]DCI[0].SCLK
OUT_HALF0[17]PMV.O
OUT_HALF1[9]DCI[1].ADDRESS1
OUT_HALF1[10]DCI[1].DATA
OUT_HALF1[11]DCI[1].N_OR_P
OUT_HALF1[12]DCI[1].UPDATE
OUT_HALF1[14]DCI[0].ADDRESS1
OUT_HALF1[15]DCI[0].DATA
OUT_HALF1[16]DCI[0].N_OR_P
OUT_HALF1[17]DCI[0].UPDATE

Bitstream

virtex2 CNR_NW_V2P rect TERM_H
BitFrame
F0 F1 F2 F3
B79 - - - -
B78 - - - -
B77 - - - -
B76 - - - -
B75 - - - -
B74 - - - -
B73 - - - -
B72 - - - -
B71 - - - -
B70 - - - -
B69 - - - -
B68 - - - -
B67 - - - -
B66 - - - -
B65 - - - -
B64 - - - -
B63 - - - -
B62 - - - -
B61 - - - -
B60 - - - -
B59 - - - -
B58 - - - -
B57 - - - -
B56 - - - -
B55 - - - -
B54 - - - -
B53 - - - -
B52 - - - -
B51 - - - -
B50 - - - -
B49 - - - -
B48 - - - -
B47 - - - -
B46 - - - -
B45 - - - -
B44 - - - -
B43 - - - -
B42 - - - -
B41 - - - -
B40 - - - -
B39 - - - -
B38 - - - -
B37 - - - -
B36 - - - -
B35 - - - -
B34 - - - -
B33 - - - -
B32 - - - -
B31 - - - -
B30 - - - -
B29 - - - -
B28 - - - -
B27 - - - -
B26 - - - -
B25 - - - -
B24 - - - -
B23 - - - -
B22 - - - -
B21 - - - -
B20 - - - -
B19 - - - -
B18 - - - -
B17 - - - -
B16 - - - -
B15 - - - -
B14 - - - -
B13 - - - -
B12 - - - -
B11 - - - -
B10 - - - -
B9 - - - -
B8 - - - -
B7 - - - -
B6 - - - -
B5 - - - -
B4 - - - -
B3 - - - -
B2 - - - -
B1 - - - -
B0 - - - -
virtex2 CNR_NW_V2P rect TERM_V
BitFrame
F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 F10 F11 F12 F13 F14 F15 F16 F17 F18 F19 F20 F21
B11 - - - - - - - - - - - - - - - - - - - - - -
B10 - - - - - - - - - - - - - - - - - - - - - -
B9 - - - - - - - - - - - - - - - - - - - - - -
B8 - - - - - - - - - - - - - - - - - - - - - -
B7 - - - - - - - - - - - - - - - - - - - - - -
B6 - - - - - - - - - - - - - - - - - - - - - -
B5 - - - - - - - - - - - - - - - - - - - - - -
B4 - - - - - - - - - - - - - - - - - - - - - -
B3 - - - - - - - - - - - - - - - - - - - - - -
B2 - - - - - - - - - - - - - - - - - - - - - -
B1 - - - - - - - - - - - - - - - - - - - - - -
B0 - - - - - - - - - - - - - - - - - - - - - -
### Bitstream
virtex2 CNR_NW_V2P rect R0
BitFrame
F0 F1 F2 F3
B48 - - DCI[0]:LVDSBIAS[1] DCI[0]:LVDSBIAS[0]
B47 - - DCI[0]:LVDSBIAS[3] DCI[0]:LVDSBIAS[2]
B46 - - DCI[0]:LVDSBIAS[5] DCI[0]:LVDSBIAS[4]
B45 - - DCI[0]:LVDSBIAS[7] DCI[0]:LVDSBIAS[6]
B44 - - - DCI[0]:LVDSBIAS[8]
B43 - - - -
B42 - - DCI[0]:ENABLE -
B41 - - - -
B40 - - - -
B39 - - DCI[0]:NMASK_TERM_SPLIT[0] DCI[0]:QUIET
B38 - - DCI[0]:NMASK_TERM_SPLIT[2] DCI[0]:NMASK_TERM_SPLIT[1]
B37 - - DCI[0]:NMASK_TERM_SPLIT[4] DCI[0]:NMASK_TERM_SPLIT[3]
B36 - - DCI[0]:PMASK_TERM_VCC[1] DCI[0]:PMASK_TERM_VCC[0]
B35 - - DCI[0]:PMASK_TERM_VCC[3] DCI[0]:PMASK_TERM_VCC[2]
B34 - - DCI[0]:PMASK_TERM_SPLIT[0] DCI[0]:PMASK_TERM_VCC[4]
B33 - - DCI[0]:PMASK_TERM_SPLIT[2] DCI[0]:PMASK_TERM_SPLIT[1]
B32 - - DCI[0]:PMASK_TERM_SPLIT[4] DCI[0]:PMASK_TERM_SPLIT[3]
B31 - - DCI[0]:TEST_ENABLE DCI[0]:FORCE_DONE_HIGH
B30 - - - -
B29 - - - -
B28 - - - -
B27 - - - -
B26 - - - -
B25 - - - -
B24 - - - -
B23 - - - -
B22 - - - -
B21 - - - -
B20 - - - -
B19 - - - -
B18 - - - -
B17 - - - -
B16 - - - -
B15 - - - -
B14 - - - -
B13 - - - -
B12 - - - -
B11 - - - -
B10 - - - -
B9 - - - -
B8 - - - -
B7 - - - -
B6 - - - -
B5 - - - -
B4 - - - -
B3 - - - -
B2 - - - -
B1 - - - -
B0 - - - -
virtex2 CNR_NW_V2P rect R1
BitFrame
F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 F10 F11 F12 F13
B11 - - - - - - MISC:PROGPIN[0] - DCI[1]:PMASK_TERM_VCC[3] DCI[1]:PMASK_TERM_SPLIT[2] - DCI[1]:NMASK_TERM_SPLIT[0] DCI[1]:LVDSBIAS[4] DCI[1]:LVDSBIAS[7]
B10 - - - - - - MISC:HSWAPENPIN[0] - DCI[1]:PMASK_TERM_VCC[4] DCI[1]:PMASK_TERM_SPLIT[4] - DCI[1]:NMASK_TERM_SPLIT[2] DCI[1]:LVDSBIAS[3] -
B9 - - - - - - MISC:TEST_LL - DCI[1]:PMASK_TERM_SPLIT[0] DCI[1]:PMASK_TERM_SPLIT[1] - DCI[1]:QUIET DCI[1]:LVDSBIAS[5] DCI[1]:LVDSBIAS[6]
B8 - - - - - - MISC:HSWAPENPIN[1] - DCI[1]:PMASK_TERM_VCC[0] DCI[1]:FORCE_DONE_HIGH - DCI[1]:NMASK_TERM_SPLIT[3] DCI[1]:LVDSBIAS[0] -
B7 - - - - - - MISC:TDIPIN[0] - DCI[1]:PMASK_TERM_VCC[2] DCI[1]:PMASK_TERM_SPLIT[3] DCI[1]:ENABLE DCI[1]:NMASK_TERM_SPLIT[1] DCI[1]:LVDSBIAS[2] DCI[1]:LVDSBIAS[8]
B6 - - - - - - MISC:TDIPIN[1] - DCI[1]:PMASK_TERM_VCC[1] DCI[1]:TEST_ENABLE - DCI[1]:NMASK_TERM_SPLIT[4] DCI[1]:LVDSBIAS[1] -
B5 - - - - - - - - - - - - - -
B4 - - - - - - - - - - - - - -
B3 - - - - - - - - - - - - - -
B2 - - - - - - - - - - - - - -
B1 - - - - - - - - - - - - - -
B0 - - - - - - - - - - - - - -
DCI[0]:ENABLE 0.F2.B42
DCI[0]:FORCE_DONE_HIGH 0.F3.B31
DCI[0]:QUIET 0.F3.B39
DCI[0]:TEST_ENABLE 0.F2.B31
DCI[1]:ENABLE 1.F10.B7
DCI[1]:FORCE_DONE_HIGH 1.F9.B8
DCI[1]:QUIET 1.F11.B9
DCI[1]:TEST_ENABLE 1.F9.B6
MISC:TEST_LL 1.F6.B9
non-inverted [0]
DCI[0]:LVDSBIAS 0.F3.B44 0.F2.B45 0.F3.B45 0.F2.B46 0.F3.B46 0.F2.B47 0.F3.B47 0.F2.B48 0.F3.B48
DCI[1]:LVDSBIAS 1.F13.B7 1.F13.B11 1.F13.B9 1.F12.B9 1.F12.B11 1.F12.B10 1.F12.B7 1.F12.B6 1.F12.B8
non-inverted [8] [7] [6] [5] [4] [3] [2] [1] [0]
DCI[0]:NMASK_TERM_SPLIT 0.F2.B37 0.F3.B37 0.F2.B38 0.F3.B38 0.F2.B39
DCI[0]:PMASK_TERM_SPLIT 0.F2.B32 0.F3.B32 0.F2.B33 0.F3.B33 0.F2.B34
DCI[0]:PMASK_TERM_VCC 0.F3.B34 0.F2.B35 0.F3.B35 0.F2.B36 0.F3.B36
DCI[1]:NMASK_TERM_SPLIT 1.F11.B6 1.F11.B8 1.F11.B10 1.F11.B7 1.F11.B11
DCI[1]:PMASK_TERM_SPLIT 1.F9.B10 1.F9.B7 1.F9.B11 1.F9.B9 1.F8.B9
DCI[1]:PMASK_TERM_VCC 1.F8.B10 1.F8.B11 1.F8.B7 1.F8.B6 1.F8.B8
non-inverted [4] [3] [2] [1] [0]
MISC:HSWAPENPIN 1.F6.B8 1.F6.B10
MISC:TDIPIN 1.F6.B6 1.F6.B7
PULLUP 0 0
PULLDOWN 0 1
PULLNONE 1 0
MISC:PROGPIN 1.F6.B11
PULLUP 0
PULLNONE 1