Configuration Center

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Tile CFG

Cells: 80

Bel SYSMON

virtex6 CFG bel SYSMON
Pin	Direction	Wires
ALM0	output	CELL52.OUT12.TMIN
ALM1	output	CELL52.OUT13.TMIN
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TESTDB9	output	CELL53.OUT17.TMIN
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TESTSCANMODEA	input	CELL57.IMUX.IMUX33
TESTSCANMODEB	input	CELL57.IMUX.IMUX37
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TESTSEC	input	CELL57.IMUX.IMUX43
TESTSED	input	CELL58.IMUX.IMUX38
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TESTSEL	input	CELL54.IMUX.IMUX40
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TESTSIA	input	CELL57.IMUX.IMUX34
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TESTSID	input	CELL58.IMUX.IMUX37
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TESTSOC	output	CELL56.OUT21.TMIN
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TESTUPDATE	input	CELL54.IMUX.IMUX43

Bel IPAD_VP

virtex6 CFG bel IPAD_VP
Pin	Direction	Wires

Bel IPAD_VN

virtex6 CFG bel IPAD_VN
Pin	Direction	Wires

Bel BSCAN0

virtex6 CFG bel BSCAN0
Pin	Direction	Wires
CAPTURE	output	CELL26.OUT15.TMIN
DRCK	output	CELL26.OUT13.TMIN
RESET	output	CELL26.OUT11.TMIN
RUNTEST	output	CELL36.OUT22.TMIN
SEL	output	CELL36.OUT16.TMIN
SHIFT	output	CELL26.OUT9.TMIN
TCK	output	CELL36.OUT20.TMIN
TDI	output	CELL30.OUT22.TMIN
TDO	input	CELL29.IMUX.IMUX33
TMS	output	CELL36.OUT18.TMIN
UPDATE	output	CELL30.OUT20.TMIN

Bel BSCAN1

virtex6 CFG bel BSCAN1
Pin	Direction	Wires
CAPTURE	output	CELL26.OUT16.TMIN
DRCK	output	CELL26.OUT14.TMIN
RESET	output	CELL26.OUT12.TMIN
RUNTEST	output	CELL36.OUT23.TMIN
SEL	output	CELL36.OUT17.TMIN
SHIFT	output	CELL26.OUT10.TMIN
TCK	output	CELL36.OUT21.TMIN
TDI	output	CELL30.OUT23.TMIN
TDO	input	CELL29.IMUX.IMUX34
TMS	output	CELL36.OUT19.TMIN
UPDATE	output	CELL30.OUT21.TMIN

Bel BSCAN2

virtex6 CFG bel BSCAN2
Pin	Direction	Wires
CAPTURE	output	CELL44.OUT20.TMIN
DRCK	output	CELL44.OUT18.TMIN
RESET	output	CELL44.OUT16.TMIN
RUNTEST	output	CELL44.OUT22.TMIN
SEL	output	CELL43.OUT20.TMIN
SHIFT	output	CELL46.OUT22.TMIN
TCK	output	CELL46.OUT20.TMIN
TDI	output	CELL46.OUT18.TMIN
TDO	input	CELL44.IMUX.IMUX42
TMS	output	CELL46.OUT16.TMIN
UPDATE	output	CELL43.OUT22.TMIN

Bel BSCAN3

virtex6 CFG bel BSCAN3
Pin	Direction	Wires
CAPTURE	output	CELL44.OUT21.TMIN
DRCK	output	CELL44.OUT19.TMIN
RESET	output	CELL44.OUT17.TMIN
RUNTEST	output	CELL44.OUT23.TMIN
SEL	output	CELL43.OUT21.TMIN
SHIFT	output	CELL46.OUT23.TMIN
TCK	output	CELL46.OUT21.TMIN
TDI	output	CELL46.OUT19.TMIN
TDO	input	CELL44.IMUX.IMUX43
TMS	output	CELL46.OUT17.TMIN
UPDATE	output	CELL43.OUT23.TMIN

Bel ICAP0

virtex6 CFG bel ICAP0
Pin	Direction	Wires
BUSY	output	CELL29.OUT17.TMIN
CLK	input	CELL27.IMUX.CLK1
CSB	input	CELL35.IMUX.IMUX38
I0	input	CELL25.IMUX.IMUX28
I1	input	CELL25.IMUX.IMUX29
I10	input	CELL25.IMUX.IMUX38
I11	input	CELL25.IMUX.IMUX39
I12	input	CELL25.IMUX.IMUX40
I13	input	CELL25.IMUX.IMUX41
I14	input	CELL25.IMUX.IMUX42
I15	input	CELL25.IMUX.IMUX43
I16	input	CELL26.IMUX.IMUX27
I17	input	CELL26.IMUX.IMUX28
I18	input	CELL26.IMUX.IMUX29
I19	input	CELL26.IMUX.IMUX30
I2	input	CELL25.IMUX.IMUX30
I20	input	CELL26.IMUX.IMUX31
I21	input	CELL26.IMUX.IMUX32
I22	input	CELL26.IMUX.IMUX33
I23	input	CELL26.IMUX.IMUX34
I24	input	CELL26.IMUX.IMUX35
I25	input	CELL26.IMUX.IMUX36
I26	input	CELL26.IMUX.IMUX37
I27	input	CELL26.IMUX.IMUX38
I28	input	CELL26.IMUX.IMUX39
I29	input	CELL26.IMUX.IMUX40
I3	input	CELL25.IMUX.IMUX31
I30	input	CELL26.IMUX.IMUX41
I31	input	CELL26.IMUX.IMUX42
I4	input	CELL25.IMUX.IMUX32
I5	input	CELL25.IMUX.IMUX33
I6	input	CELL25.IMUX.IMUX34
I7	input	CELL25.IMUX.IMUX35
I8	input	CELL25.IMUX.IMUX36
I9	input	CELL25.IMUX.IMUX37
O0	output	CELL23.OUT8.TMIN
O1	output	CELL23.OUT9.TMIN
O10	output	CELL23.OUT18.TMIN
O11	output	CELL23.OUT19.TMIN
O12	output	CELL23.OUT20.TMIN
O13	output	CELL23.OUT21.TMIN
O14	output	CELL23.OUT22.TMIN
O15	output	CELL23.OUT23.TMIN
O16	output	CELL24.OUT8.TMIN
O17	output	CELL24.OUT9.TMIN
O18	output	CELL24.OUT10.TMIN
O19	output	CELL24.OUT11.TMIN
O2	output	CELL23.OUT10.TMIN
O20	output	CELL24.OUT12.TMIN
O21	output	CELL24.OUT13.TMIN
O22	output	CELL24.OUT14.TMIN
O23	output	CELL24.OUT15.TMIN
O24	output	CELL24.OUT16.TMIN
O25	output	CELL24.OUT17.TMIN
O26	output	CELL24.OUT18.TMIN
O27	output	CELL24.OUT19.TMIN
O28	output	CELL24.OUT20.TMIN
O29	output	CELL24.OUT21.TMIN
O3	output	CELL23.OUT11.TMIN
O30	output	CELL24.OUT22.TMIN
O31	output	CELL24.OUT23.TMIN
O4	output	CELL23.OUT12.TMIN
O5	output	CELL23.OUT13.TMIN
O6	output	CELL23.OUT14.TMIN
O7	output	CELL23.OUT15.TMIN
O8	output	CELL23.OUT16.TMIN
O9	output	CELL23.OUT17.TMIN
RDWRB	input	CELL35.IMUX.IMUX39

Bel ICAP1

virtex6 CFG bel ICAP1
Pin	Direction	Wires
BUSY	output	CELL45.OUT22.TMIN
CLK	input	CELL41.IMUX.CLK1
CSB	input	CELL43.IMUX.IMUX43
I0	input	CELL46.IMUX.IMUX28
I1	input	CELL46.IMUX.IMUX29
I10	input	CELL46.IMUX.IMUX38
I11	input	CELL46.IMUX.IMUX39
I12	input	CELL46.IMUX.IMUX40
I13	input	CELL46.IMUX.IMUX41
I14	input	CELL46.IMUX.IMUX42
I15	input	CELL46.IMUX.IMUX43
I16	input	CELL48.IMUX.IMUX28
I17	input	CELL48.IMUX.IMUX29
I18	input	CELL48.IMUX.IMUX30
I19	input	CELL48.IMUX.IMUX31
I2	input	CELL46.IMUX.IMUX30
I20	input	CELL48.IMUX.IMUX32
I21	input	CELL48.IMUX.IMUX33
I22	input	CELL48.IMUX.IMUX34
I23	input	CELL48.IMUX.IMUX35
I24	input	CELL48.IMUX.IMUX36
I25	input	CELL48.IMUX.IMUX37
I26	input	CELL48.IMUX.IMUX38
I27	input	CELL48.IMUX.IMUX39
I28	input	CELL48.IMUX.IMUX40
I29	input	CELL48.IMUX.IMUX41
I3	input	CELL46.IMUX.IMUX31
I30	input	CELL48.IMUX.IMUX42
I31	input	CELL48.IMUX.IMUX43
I4	input	CELL46.IMUX.IMUX32
I5	input	CELL46.IMUX.IMUX33
I6	input	CELL46.IMUX.IMUX34
I7	input	CELL46.IMUX.IMUX35
I8	input	CELL46.IMUX.IMUX36
I9	input	CELL46.IMUX.IMUX37
O0	output	CELL47.OUT16.TMIN
O1	output	CELL47.OUT17.TMIN
O10	output	CELL48.OUT18.TMIN
O11	output	CELL48.OUT19.TMIN
O12	output	CELL48.OUT20.TMIN
O13	output	CELL48.OUT21.TMIN
O14	output	CELL48.OUT22.TMIN
O15	output	CELL48.OUT23.TMIN
O16	output	CELL49.OUT16.TMIN
O17	output	CELL49.OUT17.TMIN
O18	output	CELL49.OUT18.TMIN
O19	output	CELL49.OUT19.TMIN
O2	output	CELL47.OUT18.TMIN
O20	output	CELL49.OUT20.TMIN
O21	output	CELL49.OUT21.TMIN
O22	output	CELL49.OUT22.TMIN
O23	output	CELL49.OUT23.TMIN
O24	output	CELL50.OUT16.TMIN
O25	output	CELL50.OUT17.TMIN
O26	output	CELL50.OUT18.TMIN
O27	output	CELL50.OUT19.TMIN
O28	output	CELL50.OUT20.TMIN
O29	output	CELL50.OUT21.TMIN
O3	output	CELL47.OUT19.TMIN
O30	output	CELL50.OUT22.TMIN
O31	output	CELL50.OUT23.TMIN
O4	output	CELL47.OUT20.TMIN
O5	output	CELL47.OUT21.TMIN
O6	output	CELL47.OUT22.TMIN
O7	output	CELL47.OUT23.TMIN
O8	output	CELL48.OUT16.TMIN
O9	output	CELL48.OUT17.TMIN
RDWRB	input	CELL43.IMUX.IMUX42

Bel STARTUP

virtex6 CFG bel STARTUP
Pin	Direction	Wires
CFGCLK	output	CELL29.OUT23.TMIN
CFGMCLK	output	CELL26.OUT17.TMIN
CLK	input	CELL26.IMUX.CLK1
DINSPI	output	CELL26.OUT19.TMIN
EOS	output	CELL29.OUT21.TMIN
GSR	input	CELL29.IMUX.IMUX40
GTS	input	CELL29.IMUX.IMUX39
KEYCLEARB	input	CELL27.IMUX.IMUX42
PACK	input	CELL29.IMUX.IMUX43
PREQ	output	CELL29.OUT20.TMIN
TCKSPI	output	CELL36.OUT21.TMIN
USRCCLKO	input	CELL28.IMUX.CLK1
USRCCLKTS	input	CELL28.IMUX.IMUX43
USRDONEO	input	CELL29.IMUX.IMUX42
USRDONETS	input	CELL29.IMUX.IMUX41

Bel CAPTURE

virtex6 CFG bel CAPTURE
Pin	Direction	Wires
CAP	input	CELL27.IMUX.IMUX43
CLK	input	CELL30.IMUX.CLK1

Bel PMV0

virtex6 CFG bel PMV0
Pin	Direction	Wires
A0	input	CELL17.IMUX.IMUX38
A1	input	CELL17.IMUX.IMUX39
A2	input	CELL17.IMUX.IMUX40
A3	input	CELL17.IMUX.IMUX41
A4	input	CELL17.IMUX.IMUX42
A5	input	CELL17.IMUX.IMUX43
EN	input	CELL17.IMUX.IMUX37
O	output	CELL17.OUT21.TMIN
ODIV2	output	CELL17.OUT23.TMIN
ODIV4	output	CELL17.OUT22.TMIN

Bel PMV1

virtex6 CFG bel PMV1
Pin	Direction	Wires
A0	input	CELL66.IMUX.IMUX38
A1	input	CELL66.IMUX.IMUX39
A2	input	CELL66.IMUX.IMUX40
A3	input	CELL66.IMUX.IMUX41
A4	input	CELL66.IMUX.IMUX42
A5	input	CELL66.IMUX.IMUX43
EN	input	CELL66.IMUX.IMUX37
O	output	CELL66.OUT21.TMIN
ODIV2	output	CELL66.OUT23.TMIN
ODIV4	output	CELL66.OUT22.TMIN

Bel DCIRESET

virtex6 CFG bel DCIRESET
Pin	Direction	Wires
LOCKED	output	CELL29.OUT18.TMIN
RST	input	CELL29.IMUX.IMUX35

Bel FRAME_ECC

virtex6 CFG bel FRAME_ECC
Pin	Direction	Wires
CRCERROR	output	CELL31.OUT22.TMIN
ECCERROR	output	CELL31.OUT23.TMIN
ECCERRORSINGLE	output	CELL33.OUT23.TMIN
FAR0	output	CELL25.OUT8.TMIN
FAR1	output	CELL25.OUT9.TMIN
FAR10	output	CELL25.OUT18.TMIN
FAR11	output	CELL25.OUT19.TMIN
FAR12	output	CELL25.OUT20.TMIN
FAR13	output	CELL25.OUT21.TMIN
FAR14	output	CELL25.OUT22.TMIN
FAR15	output	CELL25.OUT23.TMIN
FAR16	output	CELL34.OUT16.TMIN
FAR17	output	CELL34.OUT17.TMIN
FAR18	output	CELL34.OUT18.TMIN
FAR19	output	CELL34.OUT19.TMIN
FAR2	output	CELL25.OUT10.TMIN
FAR20	output	CELL34.OUT20.TMIN
FAR21	output	CELL34.OUT21.TMIN
FAR22	output	CELL34.OUT22.TMIN
FAR23	output	CELL34.OUT23.TMIN
FAR3	output	CELL25.OUT11.TMIN
FAR4	output	CELL25.OUT12.TMIN
FAR5	output	CELL25.OUT13.TMIN
FAR6	output	CELL25.OUT14.TMIN
FAR7	output	CELL25.OUT15.TMIN
FAR8	output	CELL25.OUT16.TMIN
FAR9	output	CELL25.OUT17.TMIN
SYNBIT0	output	CELL33.OUT18.TMIN
SYNBIT1	output	CELL33.OUT19.TMIN
SYNBIT2	output	CELL33.OUT20.TMIN
SYNBIT3	output	CELL33.OUT21.TMIN
SYNBIT4	output	CELL33.OUT22.TMIN
SYNDROME0	output	CELL22.OUT10.TMIN
SYNDROME1	output	CELL22.OUT11.TMIN
SYNDROME10	output	CELL22.OUT20.TMIN
SYNDROME11	output	CELL22.OUT21.TMIN
SYNDROME12	output	CELL22.OUT22.TMIN
SYNDROME2	output	CELL22.OUT12.TMIN
SYNDROME3	output	CELL22.OUT13.TMIN
SYNDROME4	output	CELL22.OUT14.TMIN
SYNDROME5	output	CELL22.OUT15.TMIN
SYNDROME6	output	CELL22.OUT16.TMIN
SYNDROME7	output	CELL22.OUT17.TMIN
SYNDROME8	output	CELL22.OUT18.TMIN
SYNDROME9	output	CELL22.OUT19.TMIN
SYNDROMEVALID	output	CELL22.OUT23.TMIN
SYNWORD0	output	CELL35.OUT17.TMIN
SYNWORD1	output	CELL35.OUT18.TMIN
SYNWORD2	output	CELL35.OUT19.TMIN
SYNWORD3	output	CELL35.OUT20.TMIN
SYNWORD4	output	CELL35.OUT21.TMIN
SYNWORD5	output	CELL35.OUT22.TMIN
SYNWORD6	output	CELL35.OUT23.TMIN

Bel USR_ACCESS

virtex6 CFG bel USR_ACCESS
Pin	Direction	Wires
CFGCLK	output	CELL29.OUT23.TMIN
DATA0	output	CELL27.OUT8.TMIN
DATA1	output	CELL27.OUT9.TMIN
DATA10	output	CELL27.OUT18.TMIN
DATA11	output	CELL27.OUT19.TMIN
DATA12	output	CELL27.OUT20.TMIN
DATA13	output	CELL27.OUT21.TMIN
DATA14	output	CELL27.OUT22.TMIN
DATA15	output	CELL27.OUT23.TMIN
DATA16	output	CELL28.OUT8.TMIN
DATA17	output	CELL28.OUT9.TMIN
DATA18	output	CELL28.OUT10.TMIN
DATA19	output	CELL28.OUT11.TMIN
DATA2	output	CELL27.OUT10.TMIN
DATA20	output	CELL28.OUT12.TMIN
DATA21	output	CELL28.OUT13.TMIN
DATA22	output	CELL28.OUT14.TMIN
DATA23	output	CELL28.OUT15.TMIN
DATA24	output	CELL28.OUT16.TMIN
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DATA27	output	CELL28.OUT19.TMIN
DATA28	output	CELL28.OUT20.TMIN
DATA29	output	CELL28.OUT21.TMIN
DATA3	output	CELL27.OUT11.TMIN
DATA30	output	CELL28.OUT22.TMIN
DATA31	output	CELL28.OUT23.TMIN
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DATA5	output	CELL27.OUT13.TMIN
DATA6	output	CELL27.OUT14.TMIN
DATA7	output	CELL27.OUT15.TMIN
DATA8	output	CELL27.OUT16.TMIN
DATA9	output	CELL27.OUT17.TMIN
DATAVALID	output	CELL29.OUT22.TMIN

Bel DNA_PORT

virtex6 CFG bel DNA_PORT
Pin	Direction	Wires
CLK	input	CELL29.IMUX.CLK1
DIN	input	CELL29.IMUX.IMUX38
DOUT	output	CELL29.OUT19.TMIN
READ	input	CELL29.IMUX.IMUX36
SHIFT	input	CELL29.IMUX.IMUX37

Bel EFUSE_USR

virtex6 CFG bel EFUSE_USR
Pin	Direction	Wires
EFUSEUSR0	output	CELL20.OUT8.TMIN
EFUSEUSR1	output	CELL20.OUT9.TMIN
EFUSEUSR10	output	CELL20.OUT18.TMIN
EFUSEUSR11	output	CELL20.OUT19.TMIN
EFUSEUSR12	output	CELL20.OUT20.TMIN
EFUSEUSR13	output	CELL20.OUT21.TMIN
EFUSEUSR14	output	CELL20.OUT22.TMIN
EFUSEUSR15	output	CELL20.OUT23.TMIN
EFUSEUSR16	output	CELL21.OUT8.TMIN
EFUSEUSR17	output	CELL21.OUT9.TMIN
EFUSEUSR18	output	CELL21.OUT10.TMIN
EFUSEUSR19	output	CELL21.OUT11.TMIN
EFUSEUSR2	output	CELL20.OUT10.TMIN
EFUSEUSR20	output	CELL21.OUT12.TMIN
EFUSEUSR21	output	CELL21.OUT13.TMIN
EFUSEUSR22	output	CELL21.OUT14.TMIN
EFUSEUSR23	output	CELL21.OUT15.TMIN
EFUSEUSR24	output	CELL21.OUT16.TMIN
EFUSEUSR25	output	CELL21.OUT17.TMIN
EFUSEUSR26	output	CELL21.OUT18.TMIN
EFUSEUSR27	output	CELL21.OUT19.TMIN
EFUSEUSR28	output	CELL21.OUT20.TMIN
EFUSEUSR29	output	CELL21.OUT21.TMIN
EFUSEUSR3	output	CELL20.OUT11.TMIN
EFUSEUSR30	output	CELL21.OUT22.TMIN
EFUSEUSR31	output	CELL21.OUT23.TMIN
EFUSEUSR4	output	CELL20.OUT12.TMIN
EFUSEUSR5	output	CELL20.OUT13.TMIN
EFUSEUSR6	output	CELL20.OUT14.TMIN
EFUSEUSR7	output	CELL20.OUT15.TMIN
EFUSEUSR8	output	CELL20.OUT16.TMIN
EFUSEUSR9	output	CELL20.OUT17.TMIN

Bel CFG_IO_ACCESS

virtex6 CFG bel CFG_IO_ACCESS
Pin	Direction	Wires
DOUT	input	CELL33.IMUX.IMUX42
HSWAPEN	output	CELL31.OUT18.TMIN
MODE0	output	CELL31.OUT19.TMIN
MODE1	output	CELL31.OUT20.TMIN
MODE2	output	CELL31.OUT21.TMIN
RDWRB	output	CELL31.OUT17.TMIN
TDO	input	CELL33.IMUX.IMUX43
VGGCOMPOUT	output	CELL45.OUT23.TMIN

Bel wires

virtex6 CFG bel wires
Wire	Pins
CELL17.IMUX.IMUX37	PMV0.EN
CELL17.IMUX.IMUX38	PMV0.A0
CELL17.IMUX.IMUX39	PMV0.A1
CELL17.IMUX.IMUX40	PMV0.A2
CELL17.IMUX.IMUX41	PMV0.A3
CELL17.IMUX.IMUX42	PMV0.A4
CELL17.IMUX.IMUX43	PMV0.A5
CELL17.OUT21.TMIN	PMV0.O
CELL17.OUT22.TMIN	PMV0.ODIV4
CELL17.OUT23.TMIN	PMV0.ODIV2
CELL20.OUT8.TMIN	EFUSE_USR.EFUSEUSR0
CELL20.OUT9.TMIN	EFUSE_USR.EFUSEUSR1
CELL20.OUT10.TMIN	EFUSE_USR.EFUSEUSR2
CELL20.OUT11.TMIN	EFUSE_USR.EFUSEUSR3
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CELL20.OUT13.TMIN	EFUSE_USR.EFUSEUSR5
CELL20.OUT14.TMIN	EFUSE_USR.EFUSEUSR6
CELL20.OUT15.TMIN	EFUSE_USR.EFUSEUSR7
CELL20.OUT16.TMIN	EFUSE_USR.EFUSEUSR8
CELL20.OUT17.TMIN	EFUSE_USR.EFUSEUSR9
CELL20.OUT18.TMIN	EFUSE_USR.EFUSEUSR10
CELL20.OUT19.TMIN	EFUSE_USR.EFUSEUSR11
CELL20.OUT20.TMIN	EFUSE_USR.EFUSEUSR12
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CELL20.OUT22.TMIN	EFUSE_USR.EFUSEUSR14
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CELL21.OUT8.TMIN	EFUSE_USR.EFUSEUSR16
CELL21.OUT9.TMIN	EFUSE_USR.EFUSEUSR17
CELL21.OUT10.TMIN	EFUSE_USR.EFUSEUSR18
CELL21.OUT11.TMIN	EFUSE_USR.EFUSEUSR19
CELL21.OUT12.TMIN	EFUSE_USR.EFUSEUSR20
CELL21.OUT13.TMIN	EFUSE_USR.EFUSEUSR21
CELL21.OUT14.TMIN	EFUSE_USR.EFUSEUSR22
CELL21.OUT15.TMIN	EFUSE_USR.EFUSEUSR23
CELL21.OUT16.TMIN	EFUSE_USR.EFUSEUSR24
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CELL21.OUT18.TMIN	EFUSE_USR.EFUSEUSR26
CELL21.OUT19.TMIN	EFUSE_USR.EFUSEUSR27
CELL21.OUT20.TMIN	EFUSE_USR.EFUSEUSR28
CELL21.OUT21.TMIN	EFUSE_USR.EFUSEUSR29
CELL21.OUT22.TMIN	EFUSE_USR.EFUSEUSR30
CELL21.OUT23.TMIN	EFUSE_USR.EFUSEUSR31
CELL22.OUT10.TMIN	FRAME_ECC.SYNDROME0
CELL22.OUT11.TMIN	FRAME_ECC.SYNDROME1
CELL22.OUT12.TMIN	FRAME_ECC.SYNDROME2
CELL22.OUT13.TMIN	FRAME_ECC.SYNDROME3
CELL22.OUT14.TMIN	FRAME_ECC.SYNDROME4
CELL22.OUT15.TMIN	FRAME_ECC.SYNDROME5
CELL22.OUT16.TMIN	FRAME_ECC.SYNDROME6
CELL22.OUT17.TMIN	FRAME_ECC.SYNDROME7
CELL22.OUT18.TMIN	FRAME_ECC.SYNDROME8
CELL22.OUT19.TMIN	FRAME_ECC.SYNDROME9
CELL22.OUT20.TMIN	FRAME_ECC.SYNDROME10
CELL22.OUT21.TMIN	FRAME_ECC.SYNDROME11
CELL22.OUT22.TMIN	FRAME_ECC.SYNDROME12
CELL22.OUT23.TMIN	FRAME_ECC.SYNDROMEVALID
CELL23.OUT8.TMIN	ICAP0.O0
CELL23.OUT9.TMIN	ICAP0.O1
CELL23.OUT10.TMIN	ICAP0.O2
CELL23.OUT11.TMIN	ICAP0.O3
CELL23.OUT12.TMIN	ICAP0.O4
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CELL23.OUT16.TMIN	ICAP0.O8
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CELL24.OUT8.TMIN	ICAP0.O16
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CELL24.OUT21.TMIN	ICAP0.O29
CELL24.OUT22.TMIN	ICAP0.O30
CELL24.OUT23.TMIN	ICAP0.O31
CELL25.IMUX.IMUX28	ICAP0.I0
CELL25.IMUX.IMUX29	ICAP0.I1
CELL25.IMUX.IMUX30	ICAP0.I2
CELL25.IMUX.IMUX31	ICAP0.I3
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CELL25.IMUX.IMUX33	ICAP0.I5
CELL25.IMUX.IMUX34	ICAP0.I6
CELL25.IMUX.IMUX35	ICAP0.I7
CELL25.IMUX.IMUX36	ICAP0.I8
CELL25.IMUX.IMUX37	ICAP0.I9
CELL25.IMUX.IMUX38	ICAP0.I10
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CELL25.IMUX.IMUX40	ICAP0.I12
CELL25.IMUX.IMUX41	ICAP0.I13
CELL25.IMUX.IMUX42	ICAP0.I14
CELL25.IMUX.IMUX43	ICAP0.I15
CELL25.OUT8.TMIN	FRAME_ECC.FAR0
CELL25.OUT9.TMIN	FRAME_ECC.FAR1
CELL25.OUT10.TMIN	FRAME_ECC.FAR2
CELL25.OUT11.TMIN	FRAME_ECC.FAR3
CELL25.OUT12.TMIN	FRAME_ECC.FAR4
CELL25.OUT13.TMIN	FRAME_ECC.FAR5
CELL25.OUT14.TMIN	FRAME_ECC.FAR6
CELL25.OUT15.TMIN	FRAME_ECC.FAR7
CELL25.OUT16.TMIN	FRAME_ECC.FAR8
CELL25.OUT17.TMIN	FRAME_ECC.FAR9
CELL25.OUT18.TMIN	FRAME_ECC.FAR10
CELL25.OUT19.TMIN	FRAME_ECC.FAR11
CELL25.OUT20.TMIN	FRAME_ECC.FAR12
CELL25.OUT21.TMIN	FRAME_ECC.FAR13
CELL25.OUT22.TMIN	FRAME_ECC.FAR14
CELL25.OUT23.TMIN	FRAME_ECC.FAR15
CELL26.IMUX.CLK1	STARTUP.CLK
CELL26.IMUX.IMUX27	ICAP0.I16
CELL26.IMUX.IMUX28	ICAP0.I17
CELL26.IMUX.IMUX29	ICAP0.I18
CELL26.IMUX.IMUX30	ICAP0.I19
CELL26.IMUX.IMUX31	ICAP0.I20
CELL26.IMUX.IMUX32	ICAP0.I21
CELL26.IMUX.IMUX33	ICAP0.I22
CELL26.IMUX.IMUX34	ICAP0.I23
CELL26.IMUX.IMUX35	ICAP0.I24
CELL26.IMUX.IMUX36	ICAP0.I25
CELL26.IMUX.IMUX37	ICAP0.I26
CELL26.IMUX.IMUX38	ICAP0.I27
CELL26.IMUX.IMUX39	ICAP0.I28
CELL26.IMUX.IMUX40	ICAP0.I29
CELL26.IMUX.IMUX41	ICAP0.I30
CELL26.IMUX.IMUX42	ICAP0.I31
CELL26.OUT9.TMIN	BSCAN0.SHIFT
CELL26.OUT10.TMIN	BSCAN1.SHIFT
CELL26.OUT11.TMIN	BSCAN0.RESET
CELL26.OUT12.TMIN	BSCAN1.RESET
CELL26.OUT13.TMIN	BSCAN0.DRCK
CELL26.OUT14.TMIN	BSCAN1.DRCK
CELL26.OUT15.TMIN	BSCAN0.CAPTURE
CELL26.OUT16.TMIN	BSCAN1.CAPTURE
CELL26.OUT17.TMIN	STARTUP.CFGMCLK
CELL26.OUT19.TMIN	STARTUP.DINSPI
CELL27.IMUX.CLK1	ICAP0.CLK
CELL27.IMUX.IMUX42	STARTUP.KEYCLEARB
CELL27.IMUX.IMUX43	CAPTURE.CAP
CELL27.OUT8.TMIN	USR_ACCESS.DATA0
CELL27.OUT9.TMIN	USR_ACCESS.DATA1
CELL27.OUT10.TMIN	USR_ACCESS.DATA2
CELL27.OUT11.TMIN	USR_ACCESS.DATA3
CELL27.OUT12.TMIN	USR_ACCESS.DATA4
CELL27.OUT13.TMIN	USR_ACCESS.DATA5
CELL27.OUT14.TMIN	USR_ACCESS.DATA6
CELL27.OUT15.TMIN	USR_ACCESS.DATA7
CELL27.OUT16.TMIN	USR_ACCESS.DATA8
CELL27.OUT17.TMIN	USR_ACCESS.DATA9
CELL27.OUT18.TMIN	USR_ACCESS.DATA10
CELL27.OUT19.TMIN	USR_ACCESS.DATA11
CELL27.OUT20.TMIN	USR_ACCESS.DATA12
CELL27.OUT21.TMIN	USR_ACCESS.DATA13
CELL27.OUT22.TMIN	USR_ACCESS.DATA14
CELL27.OUT23.TMIN	USR_ACCESS.DATA15
CELL28.IMUX.CLK1	STARTUP.USRCCLKO
CELL28.IMUX.IMUX43	STARTUP.USRCCLKTS
CELL28.OUT8.TMIN	USR_ACCESS.DATA16
CELL28.OUT9.TMIN	USR_ACCESS.DATA17
CELL28.OUT10.TMIN	USR_ACCESS.DATA18
CELL28.OUT11.TMIN	USR_ACCESS.DATA19
CELL28.OUT12.TMIN	USR_ACCESS.DATA20
CELL28.OUT13.TMIN	USR_ACCESS.DATA21
CELL28.OUT14.TMIN	USR_ACCESS.DATA22
CELL28.OUT15.TMIN	USR_ACCESS.DATA23
CELL28.OUT16.TMIN	USR_ACCESS.DATA24
CELL28.OUT17.TMIN	USR_ACCESS.DATA25
CELL28.OUT18.TMIN	USR_ACCESS.DATA26
CELL28.OUT19.TMIN	USR_ACCESS.DATA27
CELL28.OUT20.TMIN	USR_ACCESS.DATA28
CELL28.OUT21.TMIN	USR_ACCESS.DATA29
CELL28.OUT22.TMIN	USR_ACCESS.DATA30
CELL28.OUT23.TMIN	USR_ACCESS.DATA31
CELL29.IMUX.CLK1	DNA_PORT.CLK
CELL29.IMUX.IMUX33	BSCAN0.TDO
CELL29.IMUX.IMUX34	BSCAN1.TDO
CELL29.IMUX.IMUX35	DCIRESET.RST
CELL29.IMUX.IMUX36	DNA_PORT.READ
CELL29.IMUX.IMUX37	DNA_PORT.SHIFT
CELL29.IMUX.IMUX38	DNA_PORT.DIN
CELL29.IMUX.IMUX39	STARTUP.GTS
CELL29.IMUX.IMUX40	STARTUP.GSR
CELL29.IMUX.IMUX41	STARTUP.USRDONETS
CELL29.IMUX.IMUX42	STARTUP.USRDONEO
CELL29.IMUX.IMUX43	STARTUP.PACK
CELL29.OUT17.TMIN	ICAP0.BUSY
CELL29.OUT18.TMIN	DCIRESET.LOCKED
CELL29.OUT19.TMIN	DNA_PORT.DOUT
CELL29.OUT20.TMIN	STARTUP.PREQ
CELL29.OUT21.TMIN	STARTUP.EOS
CELL29.OUT22.TMIN	USR_ACCESS.DATAVALID
CELL29.OUT23.TMIN	STARTUP.CFGCLK, USR_ACCESS.CFGCLK
CELL30.IMUX.CLK1	CAPTURE.CLK
CELL30.OUT20.TMIN	BSCAN0.UPDATE
CELL30.OUT21.TMIN	BSCAN1.UPDATE
CELL30.OUT22.TMIN	BSCAN0.TDI
CELL30.OUT23.TMIN	BSCAN1.TDI
CELL31.OUT17.TMIN	CFG_IO_ACCESS.RDWRB
CELL31.OUT18.TMIN	CFG_IO_ACCESS.HSWAPEN
CELL31.OUT19.TMIN	CFG_IO_ACCESS.MODE0
CELL31.OUT20.TMIN	CFG_IO_ACCESS.MODE1
CELL31.OUT21.TMIN	CFG_IO_ACCESS.MODE2
CELL31.OUT22.TMIN	FRAME_ECC.CRCERROR
CELL31.OUT23.TMIN	FRAME_ECC.ECCERROR
CELL33.IMUX.IMUX42	CFG_IO_ACCESS.DOUT
CELL33.IMUX.IMUX43	CFG_IO_ACCESS.TDO
CELL33.OUT18.TMIN	FRAME_ECC.SYNBIT0
CELL33.OUT19.TMIN	FRAME_ECC.SYNBIT1
CELL33.OUT20.TMIN	FRAME_ECC.SYNBIT2
CELL33.OUT21.TMIN	FRAME_ECC.SYNBIT3
CELL33.OUT22.TMIN	FRAME_ECC.SYNBIT4
CELL33.OUT23.TMIN	FRAME_ECC.ECCERRORSINGLE
CELL34.OUT16.TMIN	FRAME_ECC.FAR16
CELL34.OUT17.TMIN	FRAME_ECC.FAR17
CELL34.OUT18.TMIN	FRAME_ECC.FAR18
CELL34.OUT19.TMIN	FRAME_ECC.FAR19
CELL34.OUT20.TMIN	FRAME_ECC.FAR20
CELL34.OUT21.TMIN	FRAME_ECC.FAR21
CELL34.OUT22.TMIN	FRAME_ECC.FAR22
CELL34.OUT23.TMIN	FRAME_ECC.FAR23
CELL35.IMUX.IMUX38	ICAP0.CSB
CELL35.IMUX.IMUX39	ICAP0.RDWRB
CELL35.OUT17.TMIN	FRAME_ECC.SYNWORD0
CELL35.OUT18.TMIN	FRAME_ECC.SYNWORD1
CELL35.OUT19.TMIN	FRAME_ECC.SYNWORD2
CELL35.OUT20.TMIN	FRAME_ECC.SYNWORD3
CELL35.OUT21.TMIN	FRAME_ECC.SYNWORD4
CELL35.OUT22.TMIN	FRAME_ECC.SYNWORD5
CELL35.OUT23.TMIN	FRAME_ECC.SYNWORD6
CELL36.OUT16.TMIN	BSCAN0.SEL
CELL36.OUT17.TMIN	BSCAN1.SEL
CELL36.OUT18.TMIN	BSCAN0.TMS
CELL36.OUT19.TMIN	BSCAN1.TMS
CELL36.OUT20.TMIN	BSCAN0.TCK
CELL36.OUT21.TMIN	BSCAN1.TCK, STARTUP.TCKSPI
CELL36.OUT22.TMIN	BSCAN0.RUNTEST
CELL36.OUT23.TMIN	BSCAN1.RUNTEST
CELL41.IMUX.CLK1	ICAP1.CLK
CELL43.IMUX.IMUX42	ICAP1.RDWRB
CELL43.IMUX.IMUX43	ICAP1.CSB
CELL43.OUT20.TMIN	BSCAN2.SEL
CELL43.OUT21.TMIN	BSCAN3.SEL
CELL43.OUT22.TMIN	BSCAN2.UPDATE
CELL43.OUT23.TMIN	BSCAN3.UPDATE
CELL44.IMUX.IMUX42	BSCAN2.TDO
CELL44.IMUX.IMUX43	BSCAN3.TDO
CELL44.OUT16.TMIN	BSCAN2.RESET
CELL44.OUT17.TMIN	BSCAN3.RESET
CELL44.OUT18.TMIN	BSCAN2.DRCK
CELL44.OUT19.TMIN	BSCAN3.DRCK
CELL44.OUT20.TMIN	BSCAN2.CAPTURE
CELL44.OUT21.TMIN	BSCAN3.CAPTURE
CELL44.OUT22.TMIN	BSCAN2.RUNTEST
CELL44.OUT23.TMIN	BSCAN3.RUNTEST
CELL45.OUT22.TMIN	ICAP1.BUSY
CELL45.OUT23.TMIN	CFG_IO_ACCESS.VGGCOMPOUT
CELL46.IMUX.IMUX28	ICAP1.I0
CELL46.IMUX.IMUX29	ICAP1.I1
CELL46.IMUX.IMUX30	ICAP1.I2
CELL46.IMUX.IMUX31	ICAP1.I3
CELL46.IMUX.IMUX32	ICAP1.I4
CELL46.IMUX.IMUX33	ICAP1.I5
CELL46.IMUX.IMUX34	ICAP1.I6
CELL46.IMUX.IMUX35	ICAP1.I7
CELL46.IMUX.IMUX36	ICAP1.I8
CELL46.IMUX.IMUX37	ICAP1.I9
CELL46.IMUX.IMUX38	ICAP1.I10
CELL46.IMUX.IMUX39	ICAP1.I11
CELL46.IMUX.IMUX40	ICAP1.I12
CELL46.IMUX.IMUX41	ICAP1.I13
CELL46.IMUX.IMUX42	ICAP1.I14
CELL46.IMUX.IMUX43	ICAP1.I15
CELL46.OUT16.TMIN	BSCAN2.TMS
CELL46.OUT17.TMIN	BSCAN3.TMS
CELL46.OUT18.TMIN	BSCAN2.TDI
CELL46.OUT19.TMIN	BSCAN3.TDI
CELL46.OUT20.TMIN	BSCAN2.TCK
CELL46.OUT21.TMIN	BSCAN3.TCK
CELL46.OUT22.TMIN	BSCAN2.SHIFT
CELL46.OUT23.TMIN	BSCAN3.SHIFT
CELL47.OUT16.TMIN	ICAP1.O0
CELL47.OUT17.TMIN	ICAP1.O1
CELL47.OUT18.TMIN	ICAP1.O2
CELL47.OUT19.TMIN	ICAP1.O3
CELL47.OUT20.TMIN	ICAP1.O4
CELL47.OUT21.TMIN	ICAP1.O5
CELL47.OUT22.TMIN	ICAP1.O6
CELL47.OUT23.TMIN	ICAP1.O7
CELL48.IMUX.IMUX28	ICAP1.I16
CELL48.IMUX.IMUX29	ICAP1.I17
CELL48.IMUX.IMUX30	ICAP1.I18
CELL48.IMUX.IMUX31	ICAP1.I19
CELL48.IMUX.IMUX32	ICAP1.I20
CELL48.IMUX.IMUX33	ICAP1.I21
CELL48.IMUX.IMUX34	ICAP1.I22
CELL48.IMUX.IMUX35	ICAP1.I23
CELL48.IMUX.IMUX36	ICAP1.I24
CELL48.IMUX.IMUX37	ICAP1.I25
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CELL48.IMUX.IMUX39	ICAP1.I27
CELL48.IMUX.IMUX40	ICAP1.I28
CELL48.IMUX.IMUX41	ICAP1.I29
CELL48.IMUX.IMUX42	ICAP1.I30
CELL48.IMUX.IMUX43	ICAP1.I31
CELL48.OUT16.TMIN	ICAP1.O8
CELL48.OUT17.TMIN	ICAP1.O9
CELL48.OUT18.TMIN	ICAP1.O10
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CELL48.OUT20.TMIN	ICAP1.O12
CELL48.OUT21.TMIN	ICAP1.O13
CELL48.OUT22.TMIN	ICAP1.O14
CELL48.OUT23.TMIN	ICAP1.O15
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CELL49.OUT17.TMIN	ICAP1.O17
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B4	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:TCKPIN[1]	-
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B63	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	ICAP1:ENABLE[1]	ICAP0:ENABLE[2]
B62	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	ICAP1:ENABLE[0]	ICAP0:ENABLE[1]
B61	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	ICAP0:ENABLE[0]	ICAP1:ENABLE[2]
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B59	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	ICAP_COMMON:ICAP_WIDTH[0]	BSCAN_COMMON:DISABLE_JTAG[1]
B58	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	BSCAN_COMMON:DISABLE_JTAG[0]	ICAP_COMMON:ICAP_WIDTH[2]
B57	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:GTS_GSR_ENABLE[1]	ICAP_COMMON:ICAP_WIDTH[5]
B56	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:GTS_GSR_ENABLE[0]	ICAP_COMMON:ICAP_WIDTH[4]
B55	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	ICAP_COMMON:ICAP_WIDTH[3]	STARTUP:GTS_GSR_ENABLE[2]
B54	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:PROG_USR[1]	STARTUP:USRCCLK_ENABLE[2]
B53	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:PROG_USR[0]	STARTUP:USRCCLK_ENABLE[1]
B52	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:USRCCLK_ENABLE[0]	STARTUP:PROG_USR[2]
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B47	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[30]	~BSCAN_COMMON:USERID[31]
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B40	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[16]	~BSCAN_COMMON:USERID[17]
B39	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[14]	~BSCAN_COMMON:USERID[15]
B38	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[12]	~BSCAN_COMMON:USERID[13]
B37	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[10]	~BSCAN_COMMON:USERID[11]
B36	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[8]	~BSCAN_COMMON:USERID[9]
B35	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[6]	~BSCAN_COMMON:USERID[7]
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B33	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[2]	~BSCAN_COMMON:USERID[3]
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B7	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
B6	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
B5	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
B4	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
B3	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
B2	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
B1	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
B0	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-

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B63	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_47[14]	SYSMON:INIT_47[15]
B62	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_47[12]	SYSMON:INIT_47[13]
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B25	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_43[2]	SYSMON:INIT_43[3]
B24	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_43[0]	SYSMON:INIT_43[1]
B23	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_42[14]	SYSMON:INIT_42[15]
B22	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_42[12]	SYSMON:INIT_42[13]
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Bit	Frame
Bit	F0	F1	F2	F3	F4	F5	F6	F7	F8	F9	F10	F11	F12	F13	F14	F15	F16	F17	F18	F19	F20	F21	F22	F23	F24	F25	F26	F27	F28	F29	F30	F31	F32	F33	F34	F35
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B53	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4E[10]	SYSMON:INIT_4E[11]
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B21	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4A[10]	SYSMON:INIT_4A[11]
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B13	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_49[10]	SYSMON:INIT_49[11]
B12	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_49[8]	SYSMON:INIT_49[9]
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B10	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_49[4]	SYSMON:INIT_49[5]
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B6	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_50[12]	SYSMON:INIT_50[13]	SYSMON:SYSMON_TEST_A[12]	SYSMON:SYSMON_TEST_A[13]
B5	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_50[10]	SYSMON:INIT_50[11]	SYSMON:SYSMON_TEST_A[10]	SYSMON:SYSMON_TEST_A[11]
B4	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_50[8]	SYSMON:INIT_50[9]	SYSMON:SYSMON_TEST_A[8]	SYSMON:SYSMON_TEST_A[9]
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B2	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_50[4]	SYSMON:INIT_50[5]	SYSMON:SYSMON_TEST_A[4]	SYSMON:SYSMON_TEST_A[5]
B1	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_50[2]	SYSMON:INIT_50[3]	SYSMON:SYSMON_TEST_A[2]	SYSMON:SYSMON_TEST_A[3]
B0	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_50[0]	SYSMON:INIT_50[1]	SYSMON:SYSMON_TEST_A[0]	SYSMON:SYSMON_TEST_A[1]

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B13	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:DONEPIN[0]
B12	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
B11	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:INITPIN[0]
B10	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
B9	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:M2PIN[0]
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B5	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:M0PIN[0]
B4	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:M0PIN[1]	-
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B2	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:HSWAPENPIN[1]	-
B1	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:PROGPIN[0]
B0	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-

BSCAN0:ENABLE	27.F36.B18
BSCAN1:ENABLE	27.F37.B18
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BSCAN3:ENABLE	27.F37.B19
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STARTUP:GTS_SYNC	27.F36.B17
non-inverted	[0]

BSCAN_COMMON:DISABLE_JTAG	27.F37.B60	27.F37.B59	27.F36.B58
CFG_IO_ACCESS:ENABLE	27.F37.B49	27.F36.B51	27.F36.B50
DCIRESET:ENABLE	27.F37.B20	27.F36.B22	27.F36.B21
DNA_PORT:ENABLE	27.F37.B51	27.F37.B50	27.F36.B49
ICAP0:ENABLE	27.F37.B63	27.F37.B62	27.F36.B61
ICAP1:ENABLE	27.F37.B61	27.F36.B63	27.F36.B62
STARTUP:GTS_GSR_ENABLE	27.F37.B55	27.F36.B57	27.F36.B56
STARTUP:KEY_CLEAR_ENABLE	27.F37.B15	27.F37.B14	27.F36.B13
STARTUP:PROG_USR	27.F37.B52	27.F36.B54	27.F36.B53
STARTUP:USRCCLK_ENABLE	27.F37.B54	27.F37.B53	27.F36.B52
non-inverted	[2]	[1]	[0]

BSCAN_COMMON:USERID	27.F37.B47	27.F36.B47	27.F37.B46	27.F36.B46	27.F37.B45	27.F36.B45	27.F37.B44	27.F36.B44	27.F37.B43	27.F36.B43	27.F37.B42	27.F36.B42	27.F37.B41	27.F36.B41	27.F37.B40	27.F36.B40	27.F37.B39	27.F36.B39	27.F37.B38	27.F36.B38	27.F37.B37	27.F36.B37	27.F37.B36	27.F36.B36	27.F37.B35	27.F36.B35	27.F37.B34	27.F36.B34	27.F37.B33	27.F36.B33	27.F37.B32	27.F36.B32
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ICAP_COMMON:ICAP_WIDTH	27.F37.B57	27.F37.B56	27.F36.B55	27.F37.B58	27.F36.B60	27.F36.B59
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MISC:HSWAPENPIN	78.F36.B2	78.F37.B3
MISC:M0PIN	78.F36.B4	78.F37.B5
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MISC:M2PIN	78.F36.B8	78.F37.B9
MISC:RDWRPIN	20.F36.B12	20.F37.B13
MISC:TCKPIN	20.F36.B4	20.F37.B5
MISC:TDIPIN	20.F36.B0	20.F37.B1
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non-inverted	[5]	[4]	[3]	[2]	[1]	[0]

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SYSMON:INIT_46	52.F35.B55	52.F34.B55	52.F35.B54	52.F34.B54	52.F35.B53	52.F34.B53	52.F35.B52	52.F34.B52	52.F35.B51	52.F34.B51	52.F35.B50	52.F34.B50	52.F35.B49	52.F34.B49	52.F35.B48	52.F34.B48
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SYSMON:INIT_4E	53.F35.B55	53.F34.B55	53.F35.B54	53.F34.B54	53.F35.B53	53.F34.B53	53.F35.B52	53.F34.B52	53.F35.B51	53.F34.B51	53.F35.B50	53.F34.B50	53.F35.B49	53.F34.B49	53.F35.B48	53.F34.B48
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SYSMON:INIT_50	54.F35.B7	54.F34.B7	54.F35.B6	54.F34.B6	54.F35.B5	54.F34.B5	54.F35.B4	54.F34.B4	54.F35.B3	54.F34.B3	54.F35.B2	54.F34.B2	54.F35.B1	54.F34.B1	54.F35.B0	54.F34.B0
SYSMON:INIT_51	54.F35.B15	54.F34.B15	54.F35.B14	54.F34.B14	54.F35.B13	54.F34.B13	54.F35.B12	54.F34.B12	54.F35.B11	54.F34.B11	54.F35.B10	54.F34.B10	54.F35.B9	54.F34.B9	54.F35.B8	54.F34.B8
SYSMON:INIT_52	54.F35.B23	54.F34.B23	54.F35.B22	54.F34.B22	54.F35.B21	54.F34.B21	54.F35.B20	54.F34.B20	54.F35.B19	54.F34.B19	54.F35.B18	54.F34.B18	54.F35.B17	54.F34.B17	54.F35.B16	54.F34.B16
SYSMON:INIT_53	54.F35.B31	54.F34.B31	54.F35.B30	54.F34.B30	54.F35.B29	54.F34.B29	54.F35.B28	54.F34.B28	54.F35.B27	54.F34.B27	54.F35.B26	54.F34.B26	54.F35.B25	54.F34.B25	54.F35.B24	54.F34.B24
SYSMON:INIT_54	54.F35.B39	54.F34.B39	54.F35.B38	54.F34.B38	54.F35.B37	54.F34.B37	54.F35.B36	54.F34.B36	54.F35.B35	54.F34.B35	54.F35.B34	54.F34.B34	54.F35.B33	54.F34.B33	54.F35.B32	54.F34.B32
SYSMON:INIT_55	54.F35.B47	54.F34.B47	54.F35.B46	54.F34.B46	54.F35.B45	54.F34.B45	54.F35.B44	54.F34.B44	54.F35.B43	54.F34.B43	54.F35.B42	54.F34.B42	54.F35.B41	54.F34.B41	54.F35.B40	54.F34.B40
SYSMON:INIT_56	54.F35.B55	54.F34.B55	54.F35.B54	54.F34.B54	54.F35.B53	54.F34.B53	54.F35.B52	54.F34.B52	54.F35.B51	54.F34.B51	54.F35.B50	54.F34.B50	54.F35.B49	54.F34.B49	54.F35.B48	54.F34.B48
SYSMON:INIT_57	54.F35.B63	54.F34.B63	54.F35.B62	54.F34.B62	54.F35.B61	54.F34.B61	54.F35.B60	54.F34.B60	54.F35.B59	54.F34.B59	54.F35.B58	54.F34.B58	54.F35.B57	54.F34.B57	54.F35.B56	54.F34.B56
SYSMON:SYSMON_TEST_A	54.F37.B7	54.F36.B7	54.F37.B6	54.F36.B6	54.F37.B5	54.F36.B5	54.F37.B4	54.F36.B4	54.F37.B3	54.F36.B3	54.F37.B2	54.F36.B2	54.F37.B1	54.F36.B1	54.F37.B0	54.F36.B0
SYSMON:SYSMON_TEST_B	54.F37.B15	54.F36.B15	54.F37.B14	54.F36.B14	54.F37.B13	54.F36.B13	54.F37.B12	54.F36.B12	54.F37.B11	54.F36.B11	54.F37.B10	54.F36.B10	54.F37.B9	54.F36.B9	54.F37.B8	54.F36.B8
SYSMON:SYSMON_TEST_C	54.F37.B23	54.F36.B23	54.F37.B22	54.F36.B22	54.F37.B21	54.F36.B21	54.F37.B20	54.F36.B20	54.F37.B19	54.F36.B19	54.F37.B18	54.F36.B18	54.F37.B17	54.F36.B17	54.F37.B16	54.F36.B16
SYSMON:SYSMON_TEST_D	54.F37.B31	54.F36.B31	54.F37.B30	54.F36.B30	54.F37.B29	54.F36.B29	54.F37.B28	54.F36.B28	54.F37.B27	54.F36.B27	54.F37.B26	54.F36.B26	54.F37.B25	54.F36.B25	54.F37.B24	54.F36.B24
SYSMON:SYSMON_TEST_E	54.F37.B39	54.F36.B39	54.F37.B38	54.F36.B38	54.F37.B37	54.F36.B37	54.F37.B36	54.F36.B36	54.F37.B35	54.F36.B35	54.F37.B34	54.F36.B34	54.F37.B33	54.F36.B33	54.F37.B32	54.F36.B32
non-inverted	[15]	[14]	[13]	[12]	[11]	[10]	[9]	[8]	[7]	[6]	[5]	[4]	[3]	[2]	[1]	[0]

SYSMON:INV.CONVSTCLK	54.F36.B40
SYSMON:INV.DCLK	54.F37.B40
inverted	~[0]

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