Configuration Center

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Tile CFG

Cells: 80

Bel SYSMON

virtex6 CFG bel SYSMON
Pin	Direction	Wires
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Bel IPAD_VP

virtex6 CFG bel IPAD_VP
Pin	Direction	Wires

Bel IPAD_VN

virtex6 CFG bel IPAD_VN
Pin	Direction	Wires

Bel BSCAN0

virtex6 CFG bel BSCAN0
Pin	Direction	Wires
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SEL	output	TCELL36:OUT16.TMIN
SHIFT	output	TCELL26:OUT9.TMIN
TCK	output	TCELL36:OUT20.TMIN
TDI	output	TCELL30:OUT22.TMIN
TDO	input	TCELL29:IMUX.IMUX33
TMS	output	TCELL36:OUT18.TMIN
UPDATE	output	TCELL30:OUT20.TMIN

Bel BSCAN1

virtex6 CFG bel BSCAN1
Pin	Direction	Wires
CAPTURE	output	TCELL26:OUT16.TMIN
DRCK	output	TCELL26:OUT14.TMIN
RESET	output	TCELL26:OUT12.TMIN
RUNTEST	output	TCELL36:OUT23.TMIN
SEL	output	TCELL36:OUT17.TMIN
SHIFT	output	TCELL26:OUT10.TMIN
TCK	output	TCELL36:OUT21.TMIN
TDI	output	TCELL30:OUT23.TMIN
TDO	input	TCELL29:IMUX.IMUX34
TMS	output	TCELL36:OUT19.TMIN
UPDATE	output	TCELL30:OUT21.TMIN

Bel BSCAN2

virtex6 CFG bel BSCAN2
Pin	Direction	Wires
CAPTURE	output	TCELL44:OUT20.TMIN
DRCK	output	TCELL44:OUT18.TMIN
RESET	output	TCELL44:OUT16.TMIN
RUNTEST	output	TCELL44:OUT22.TMIN
SEL	output	TCELL43:OUT20.TMIN
SHIFT	output	TCELL46:OUT22.TMIN
TCK	output	TCELL46:OUT20.TMIN
TDI	output	TCELL46:OUT18.TMIN
TDO	input	TCELL44:IMUX.IMUX42
TMS	output	TCELL46:OUT16.TMIN
UPDATE	output	TCELL43:OUT22.TMIN

Bel BSCAN3

virtex6 CFG bel BSCAN3
Pin	Direction	Wires
CAPTURE	output	TCELL44:OUT21.TMIN
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RUNTEST	output	TCELL44:OUT23.TMIN
SEL	output	TCELL43:OUT21.TMIN
SHIFT	output	TCELL46:OUT23.TMIN
TCK	output	TCELL46:OUT21.TMIN
TDI	output	TCELL46:OUT19.TMIN
TDO	input	TCELL44:IMUX.IMUX43
TMS	output	TCELL46:OUT17.TMIN
UPDATE	output	TCELL43:OUT23.TMIN

Bel ICAP0

virtex6 CFG bel ICAP0
Pin	Direction	Wires
BUSY	output	TCELL29:OUT17.TMIN
CLK	input	TCELL27:IMUX.CLK1
CSB	input	TCELL35:IMUX.IMUX38
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I1	input	TCELL25:IMUX.IMUX29
I10	input	TCELL25:IMUX.IMUX38
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I16	input	TCELL26:IMUX.IMUX27
I17	input	TCELL26:IMUX.IMUX28
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I19	input	TCELL26:IMUX.IMUX30
I2	input	TCELL25:IMUX.IMUX30
I20	input	TCELL26:IMUX.IMUX31
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I22	input	TCELL26:IMUX.IMUX33
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I24	input	TCELL26:IMUX.IMUX35
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I26	input	TCELL26:IMUX.IMUX37
I27	input	TCELL26:IMUX.IMUX38
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I29	input	TCELL26:IMUX.IMUX40
I3	input	TCELL25:IMUX.IMUX31
I30	input	TCELL26:IMUX.IMUX41
I31	input	TCELL26:IMUX.IMUX42
I4	input	TCELL25:IMUX.IMUX32
I5	input	TCELL25:IMUX.IMUX33
I6	input	TCELL25:IMUX.IMUX34
I7	input	TCELL25:IMUX.IMUX35
I8	input	TCELL25:IMUX.IMUX36
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O0	output	TCELL23:OUT8.TMIN
O1	output	TCELL23:OUT9.TMIN
O10	output	TCELL23:OUT18.TMIN
O11	output	TCELL23:OUT19.TMIN
O12	output	TCELL23:OUT20.TMIN
O13	output	TCELL23:OUT21.TMIN
O14	output	TCELL23:OUT22.TMIN
O15	output	TCELL23:OUT23.TMIN
O16	output	TCELL24:OUT8.TMIN
O17	output	TCELL24:OUT9.TMIN
O18	output	TCELL24:OUT10.TMIN
O19	output	TCELL24:OUT11.TMIN
O2	output	TCELL23:OUT10.TMIN
O20	output	TCELL24:OUT12.TMIN
O21	output	TCELL24:OUT13.TMIN
O22	output	TCELL24:OUT14.TMIN
O23	output	TCELL24:OUT15.TMIN
O24	output	TCELL24:OUT16.TMIN
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O3	output	TCELL23:OUT11.TMIN
O30	output	TCELL24:OUT22.TMIN
O31	output	TCELL24:OUT23.TMIN
O4	output	TCELL23:OUT12.TMIN
O5	output	TCELL23:OUT13.TMIN
O6	output	TCELL23:OUT14.TMIN
O7	output	TCELL23:OUT15.TMIN
O8	output	TCELL23:OUT16.TMIN
O9	output	TCELL23:OUT17.TMIN
RDWRB	input	TCELL35:IMUX.IMUX39

Bel ICAP1

virtex6 CFG bel ICAP1
Pin	Direction	Wires
BUSY	output	TCELL45:OUT22.TMIN
CLK	input	TCELL41:IMUX.CLK1
CSB	input	TCELL43:IMUX.IMUX43
I0	input	TCELL46:IMUX.IMUX28
I1	input	TCELL46:IMUX.IMUX29
I10	input	TCELL46:IMUX.IMUX38
I11	input	TCELL46:IMUX.IMUX39
I12	input	TCELL46:IMUX.IMUX40
I13	input	TCELL46:IMUX.IMUX41
I14	input	TCELL46:IMUX.IMUX42
I15	input	TCELL46:IMUX.IMUX43
I16	input	TCELL48:IMUX.IMUX28
I17	input	TCELL48:IMUX.IMUX29
I18	input	TCELL48:IMUX.IMUX30
I19	input	TCELL48:IMUX.IMUX31
I2	input	TCELL46:IMUX.IMUX30
I20	input	TCELL48:IMUX.IMUX32
I21	input	TCELL48:IMUX.IMUX33
I22	input	TCELL48:IMUX.IMUX34
I23	input	TCELL48:IMUX.IMUX35
I24	input	TCELL48:IMUX.IMUX36
I25	input	TCELL48:IMUX.IMUX37
I26	input	TCELL48:IMUX.IMUX38
I27	input	TCELL48:IMUX.IMUX39
I28	input	TCELL48:IMUX.IMUX40
I29	input	TCELL48:IMUX.IMUX41
I3	input	TCELL46:IMUX.IMUX31
I30	input	TCELL48:IMUX.IMUX42
I31	input	TCELL48:IMUX.IMUX43
I4	input	TCELL46:IMUX.IMUX32
I5	input	TCELL46:IMUX.IMUX33
I6	input	TCELL46:IMUX.IMUX34
I7	input	TCELL46:IMUX.IMUX35
I8	input	TCELL46:IMUX.IMUX36
I9	input	TCELL46:IMUX.IMUX37
O0	output	TCELL47:OUT16.TMIN
O1	output	TCELL47:OUT17.TMIN
O10	output	TCELL48:OUT18.TMIN
O11	output	TCELL48:OUT19.TMIN
O12	output	TCELL48:OUT20.TMIN
O13	output	TCELL48:OUT21.TMIN
O14	output	TCELL48:OUT22.TMIN
O15	output	TCELL48:OUT23.TMIN
O16	output	TCELL49:OUT16.TMIN
O17	output	TCELL49:OUT17.TMIN
O18	output	TCELL49:OUT18.TMIN
O19	output	TCELL49:OUT19.TMIN
O2	output	TCELL47:OUT18.TMIN
O20	output	TCELL49:OUT20.TMIN
O21	output	TCELL49:OUT21.TMIN
O22	output	TCELL49:OUT22.TMIN
O23	output	TCELL49:OUT23.TMIN
O24	output	TCELL50:OUT16.TMIN
O25	output	TCELL50:OUT17.TMIN
O26	output	TCELL50:OUT18.TMIN
O27	output	TCELL50:OUT19.TMIN
O28	output	TCELL50:OUT20.TMIN
O29	output	TCELL50:OUT21.TMIN
O3	output	TCELL47:OUT19.TMIN
O30	output	TCELL50:OUT22.TMIN
O31	output	TCELL50:OUT23.TMIN
O4	output	TCELL47:OUT20.TMIN
O5	output	TCELL47:OUT21.TMIN
O6	output	TCELL47:OUT22.TMIN
O7	output	TCELL47:OUT23.TMIN
O8	output	TCELL48:OUT16.TMIN
O9	output	TCELL48:OUT17.TMIN
RDWRB	input	TCELL43:IMUX.IMUX42

Bel STARTUP

virtex6 CFG bel STARTUP
Pin	Direction	Wires
CFGCLK	output	TCELL29:OUT23.TMIN
CFGMCLK	output	TCELL26:OUT17.TMIN
CLK	input	TCELL26:IMUX.CLK1
DINSPI	output	TCELL26:OUT19.TMIN
EOS	output	TCELL29:OUT21.TMIN
GSR	input	TCELL29:IMUX.IMUX40
GTS	input	TCELL29:IMUX.IMUX39
KEYCLEARB	input	TCELL27:IMUX.IMUX42
PACK	input	TCELL29:IMUX.IMUX43
PREQ	output	TCELL29:OUT20.TMIN
TCKSPI	output	TCELL36:OUT21.TMIN
USRCCLKO	input	TCELL28:IMUX.CLK1
USRCCLKTS	input	TCELL28:IMUX.IMUX43
USRDONEO	input	TCELL29:IMUX.IMUX42
USRDONETS	input	TCELL29:IMUX.IMUX41

Bel CAPTURE

virtex6 CFG bel CAPTURE
Pin	Direction	Wires
CAP	input	TCELL27:IMUX.IMUX43
CLK	input	TCELL30:IMUX.CLK1

Bel PMV0

virtex6 CFG bel PMV0
Pin	Direction	Wires
A0	input	TCELL17:IMUX.IMUX38
A1	input	TCELL17:IMUX.IMUX39
A2	input	TCELL17:IMUX.IMUX40
A3	input	TCELL17:IMUX.IMUX41
A4	input	TCELL17:IMUX.IMUX42
A5	input	TCELL17:IMUX.IMUX43
EN	input	TCELL17:IMUX.IMUX37
O	output	TCELL17:OUT21.TMIN
ODIV2	output	TCELL17:OUT23.TMIN
ODIV4	output	TCELL17:OUT22.TMIN

Bel PMV1

virtex6 CFG bel PMV1
Pin	Direction	Wires
A0	input	TCELL66:IMUX.IMUX38
A1	input	TCELL66:IMUX.IMUX39
A2	input	TCELL66:IMUX.IMUX40
A3	input	TCELL66:IMUX.IMUX41
A4	input	TCELL66:IMUX.IMUX42
A5	input	TCELL66:IMUX.IMUX43
EN	input	TCELL66:IMUX.IMUX37
O	output	TCELL66:OUT21.TMIN
ODIV2	output	TCELL66:OUT23.TMIN
ODIV4	output	TCELL66:OUT22.TMIN

Bel DCIRESET

virtex6 CFG bel DCIRESET
Pin	Direction	Wires
LOCKED	output	TCELL29:OUT18.TMIN
RST	input	TCELL29:IMUX.IMUX35

Bel FRAME_ECC

virtex6 CFG bel FRAME_ECC
Pin	Direction	Wires
CRCERROR	output	TCELL31:OUT22.TMIN
ECCERROR	output	TCELL31:OUT23.TMIN
ECCERRORSINGLE	output	TCELL33:OUT23.TMIN
FAR0	output	TCELL25:OUT8.TMIN
FAR1	output	TCELL25:OUT9.TMIN
FAR10	output	TCELL25:OUT18.TMIN
FAR11	output	TCELL25:OUT19.TMIN
FAR12	output	TCELL25:OUT20.TMIN
FAR13	output	TCELL25:OUT21.TMIN
FAR14	output	TCELL25:OUT22.TMIN
FAR15	output	TCELL25:OUT23.TMIN
FAR16	output	TCELL34:OUT16.TMIN
FAR17	output	TCELL34:OUT17.TMIN
FAR18	output	TCELL34:OUT18.TMIN
FAR19	output	TCELL34:OUT19.TMIN
FAR2	output	TCELL25:OUT10.TMIN
FAR20	output	TCELL34:OUT20.TMIN
FAR21	output	TCELL34:OUT21.TMIN
FAR22	output	TCELL34:OUT22.TMIN
FAR23	output	TCELL34:OUT23.TMIN
FAR3	output	TCELL25:OUT11.TMIN
FAR4	output	TCELL25:OUT12.TMIN
FAR5	output	TCELL25:OUT13.TMIN
FAR6	output	TCELL25:OUT14.TMIN
FAR7	output	TCELL25:OUT15.TMIN
FAR8	output	TCELL25:OUT16.TMIN
FAR9	output	TCELL25:OUT17.TMIN
SYNBIT0	output	TCELL33:OUT18.TMIN
SYNBIT1	output	TCELL33:OUT19.TMIN
SYNBIT2	output	TCELL33:OUT20.TMIN
SYNBIT3	output	TCELL33:OUT21.TMIN
SYNBIT4	output	TCELL33:OUT22.TMIN
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SYNDROME1	output	TCELL22:OUT11.TMIN
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Bel USR_ACCESS

virtex6 CFG bel USR_ACCESS
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DATAVALID	output	TCELL29:OUT22.TMIN

Bel DNA_PORT

virtex6 CFG bel DNA_PORT
Pin	Direction	Wires
CLK	input	TCELL29:IMUX.CLK1
DIN	input	TCELL29:IMUX.IMUX38
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Bel EFUSE_USR

virtex6 CFG bel EFUSE_USR
Pin	Direction	Wires
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EFUSEUSR9	output	TCELL20:OUT17.TMIN

Bel CFG_IO_ACCESS

virtex6 CFG bel CFG_IO_ACCESS
Pin	Direction	Wires
DOUT	input	TCELL33:IMUX.IMUX42
HSWAPEN	output	TCELL31:OUT18.TMIN
MODE0	output	TCELL31:OUT19.TMIN
MODE1	output	TCELL31:OUT20.TMIN
MODE2	output	TCELL31:OUT21.TMIN
RDWRB	output	TCELL31:OUT17.TMIN
TDO	input	TCELL33:IMUX.IMUX43
VGGCOMPOUT	output	TCELL45:OUT23.TMIN

Bel wires

virtex6 CFG bel wires
Wire	Pins
TCELL17:IMUX.IMUX37	PMV0.EN
TCELL17:IMUX.IMUX38	PMV0.A0
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TCELL17:OUT21.TMIN	PMV0.O
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TCELL26:IMUX.CLK1	STARTUP.CLK
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TCELL26:OUT19.TMIN	STARTUP.DINSPI
TCELL27:IMUX.CLK1	ICAP0.CLK
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TCELL27:IMUX.IMUX43	CAPTURE.CAP
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TCELL29:IMUX.CLK1	DNA_PORT.CLK
TCELL29:IMUX.IMUX33	BSCAN0.TDO
TCELL29:IMUX.IMUX34	BSCAN1.TDO
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TCELL29:OUT17.TMIN	ICAP0.BUSY
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TCELL29:OUT20.TMIN	STARTUP.PREQ
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TCELL30:IMUX.CLK1	CAPTURE.CLK
TCELL30:OUT20.TMIN	BSCAN0.UPDATE
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TCELL30:OUT22.TMIN	BSCAN0.TDI
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TCELL31:OUT22.TMIN	FRAME_ECC.CRCERROR
TCELL31:OUT23.TMIN	FRAME_ECC.ECCERROR
TCELL33:IMUX.IMUX42	CFG_IO_ACCESS.DOUT
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TCELL34:OUT16.TMIN	FRAME_ECC.FAR16
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TCELL35:IMUX.IMUX38	ICAP0.CSB
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TCELL36:OUT23.TMIN	BSCAN1.RUNTEST
TCELL41:IMUX.CLK1	ICAP1.CLK
TCELL43:IMUX.IMUX42	ICAP1.RDWRB
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TCELL43:OUT20.TMIN	BSCAN2.SEL
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TCELL44:OUT21.TMIN	BSCAN3.CAPTURE
TCELL44:OUT22.TMIN	BSCAN2.RUNTEST
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TCELL45:OUT22.TMIN	ICAP1.BUSY
TCELL45:OUT23.TMIN	CFG_IO_ACCESS.VGGCOMPOUT
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62	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	ICAP1:ENABLE[0]	ICAP0:ENABLE[1]
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59	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	ICAP_COMMON:ICAP_WIDTH[0]	BSCAN_COMMON:DISABLE_JTAG[1]
58	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	BSCAN_COMMON:DISABLE_JTAG[0]	ICAP_COMMON:ICAP_WIDTH[2]
57	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:GTS_GSR_ENABLE[1]	ICAP_COMMON:ICAP_WIDTH[5]
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54	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:PROG_USR[1]	STARTUP:USRCCLK_ENABLE[2]
53	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:PROG_USR[0]	STARTUP:USRCCLK_ENABLE[1]
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non-inverted	[15]	[14]	[13]	[12]	[11]	[10]	[9]	[8]	[7]	[6]	[5]	[4]	[3]	[2]	[1]	[0]

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inverted	~[0]

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