Configuration Center

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Tile CFG

Cells: 80

Bel SYSMON

virtex6 CFG bel SYSMON
Pin	Direction	Wires
ALM0	output	TCELL52:OUT12
ALM1	output	TCELL52:OUT13
ALM2	output	TCELL52:OUT14
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DCLK	input	TCELL51:IMUX.CLK1
DEN	input	TCELL53:IMUX.IMUX41
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DI1	input	TCELL52:IMUX.IMUX29
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DO8	output	TCELL51:OUT16
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DRDY	output	TCELL52:OUT11
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TESTSEE	input	TCELL58:IMUX.IMUX42
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TESTSOB	output	TCELL56:OUT20
TESTSOC	output	TCELL56:OUT21
TESTSOD	output	TCELL56:OUT22
TESTSOE	output	TCELL56:OUT23
TESTTDI	input	TCELL54:IMUX.IMUX42
TESTTDO	output	TCELL56:OUT18
TESTUPDATE	input	TCELL54:IMUX.IMUX43

Bel IPAD_VP

virtex6 CFG bel IPAD_VP
Pin	Direction	Wires

Bel IPAD_VN

virtex6 CFG bel IPAD_VN
Pin	Direction	Wires

Bel BSCAN0

virtex6 CFG bel BSCAN0
Pin	Direction	Wires
CAPTURE	output	TCELL26:OUT15
DRCK	output	TCELL26:OUT13
RESET	output	TCELL26:OUT11
RUNTEST	output	TCELL36:OUT22
SEL	output	TCELL36:OUT16
SHIFT	output	TCELL26:OUT9
TCK	output	TCELL36:OUT20
TDI	output	TCELL30:OUT22
TDO	input	TCELL29:IMUX.IMUX33
TMS	output	TCELL36:OUT18
UPDATE	output	TCELL30:OUT20

Bel BSCAN1

virtex6 CFG bel BSCAN1
Pin	Direction	Wires
CAPTURE	output	TCELL26:OUT16
DRCK	output	TCELL26:OUT14
RESET	output	TCELL26:OUT12
RUNTEST	output	TCELL36:OUT23
SEL	output	TCELL36:OUT17
SHIFT	output	TCELL26:OUT10
TCK	output	TCELL36:OUT21
TDI	output	TCELL30:OUT23
TDO	input	TCELL29:IMUX.IMUX34
TMS	output	TCELL36:OUT19
UPDATE	output	TCELL30:OUT21

Bel BSCAN2

virtex6 CFG bel BSCAN2
Pin	Direction	Wires
CAPTURE	output	TCELL44:OUT20
DRCK	output	TCELL44:OUT18
RESET	output	TCELL44:OUT16
RUNTEST	output	TCELL44:OUT22
SEL	output	TCELL43:OUT20
SHIFT	output	TCELL46:OUT22
TCK	output	TCELL46:OUT20
TDI	output	TCELL46:OUT18
TDO	input	TCELL44:IMUX.IMUX42
TMS	output	TCELL46:OUT16
UPDATE	output	TCELL43:OUT22

Bel BSCAN3

virtex6 CFG bel BSCAN3
Pin	Direction	Wires
CAPTURE	output	TCELL44:OUT21
DRCK	output	TCELL44:OUT19
RESET	output	TCELL44:OUT17
RUNTEST	output	TCELL44:OUT23
SEL	output	TCELL43:OUT21
SHIFT	output	TCELL46:OUT23
TCK	output	TCELL46:OUT21
TDI	output	TCELL46:OUT19
TDO	input	TCELL44:IMUX.IMUX43
TMS	output	TCELL46:OUT17
UPDATE	output	TCELL43:OUT23

Bel ICAP0

virtex6 CFG bel ICAP0
Pin	Direction	Wires
BUSY	output	TCELL29:OUT17
CLK	input	TCELL27:IMUX.CLK1
CSB	input	TCELL35:IMUX.IMUX38
I0	input	TCELL25:IMUX.IMUX28
I1	input	TCELL25:IMUX.IMUX29
I10	input	TCELL25:IMUX.IMUX38
I11	input	TCELL25:IMUX.IMUX39
I12	input	TCELL25:IMUX.IMUX40
I13	input	TCELL25:IMUX.IMUX41
I14	input	TCELL25:IMUX.IMUX42
I15	input	TCELL25:IMUX.IMUX43
I16	input	TCELL26:IMUX.IMUX27
I17	input	TCELL26:IMUX.IMUX28
I18	input	TCELL26:IMUX.IMUX29
I19	input	TCELL26:IMUX.IMUX30
I2	input	TCELL25:IMUX.IMUX30
I20	input	TCELL26:IMUX.IMUX31
I21	input	TCELL26:IMUX.IMUX32
I22	input	TCELL26:IMUX.IMUX33
I23	input	TCELL26:IMUX.IMUX34
I24	input	TCELL26:IMUX.IMUX35
I25	input	TCELL26:IMUX.IMUX36
I26	input	TCELL26:IMUX.IMUX37
I27	input	TCELL26:IMUX.IMUX38
I28	input	TCELL26:IMUX.IMUX39
I29	input	TCELL26:IMUX.IMUX40
I3	input	TCELL25:IMUX.IMUX31
I30	input	TCELL26:IMUX.IMUX41
I31	input	TCELL26:IMUX.IMUX42
I4	input	TCELL25:IMUX.IMUX32
I5	input	TCELL25:IMUX.IMUX33
I6	input	TCELL25:IMUX.IMUX34
I7	input	TCELL25:IMUX.IMUX35
I8	input	TCELL25:IMUX.IMUX36
I9	input	TCELL25:IMUX.IMUX37
O0	output	TCELL23:OUT8
O1	output	TCELL23:OUT9
O10	output	TCELL23:OUT18
O11	output	TCELL23:OUT19
O12	output	TCELL23:OUT20
O13	output	TCELL23:OUT21
O14	output	TCELL23:OUT22
O15	output	TCELL23:OUT23
O16	output	TCELL24:OUT8
O17	output	TCELL24:OUT9
O18	output	TCELL24:OUT10
O19	output	TCELL24:OUT11
O2	output	TCELL23:OUT10
O20	output	TCELL24:OUT12
O21	output	TCELL24:OUT13
O22	output	TCELL24:OUT14
O23	output	TCELL24:OUT15
O24	output	TCELL24:OUT16
O25	output	TCELL24:OUT17
O26	output	TCELL24:OUT18
O27	output	TCELL24:OUT19
O28	output	TCELL24:OUT20
O29	output	TCELL24:OUT21
O3	output	TCELL23:OUT11
O30	output	TCELL24:OUT22
O31	output	TCELL24:OUT23
O4	output	TCELL23:OUT12
O5	output	TCELL23:OUT13
O6	output	TCELL23:OUT14
O7	output	TCELL23:OUT15
O8	output	TCELL23:OUT16
O9	output	TCELL23:OUT17
RDWRB	input	TCELL35:IMUX.IMUX39

Bel ICAP1

virtex6 CFG bel ICAP1
Pin	Direction	Wires
BUSY	output	TCELL45:OUT22
CLK	input	TCELL41:IMUX.CLK1
CSB	input	TCELL43:IMUX.IMUX43
I0	input	TCELL46:IMUX.IMUX28
I1	input	TCELL46:IMUX.IMUX29
I10	input	TCELL46:IMUX.IMUX38
I11	input	TCELL46:IMUX.IMUX39
I12	input	TCELL46:IMUX.IMUX40
I13	input	TCELL46:IMUX.IMUX41
I14	input	TCELL46:IMUX.IMUX42
I15	input	TCELL46:IMUX.IMUX43
I16	input	TCELL48:IMUX.IMUX28
I17	input	TCELL48:IMUX.IMUX29
I18	input	TCELL48:IMUX.IMUX30
I19	input	TCELL48:IMUX.IMUX31
I2	input	TCELL46:IMUX.IMUX30
I20	input	TCELL48:IMUX.IMUX32
I21	input	TCELL48:IMUX.IMUX33
I22	input	TCELL48:IMUX.IMUX34
I23	input	TCELL48:IMUX.IMUX35
I24	input	TCELL48:IMUX.IMUX36
I25	input	TCELL48:IMUX.IMUX37
I26	input	TCELL48:IMUX.IMUX38
I27	input	TCELL48:IMUX.IMUX39
I28	input	TCELL48:IMUX.IMUX40
I29	input	TCELL48:IMUX.IMUX41
I3	input	TCELL46:IMUX.IMUX31
I30	input	TCELL48:IMUX.IMUX42
I31	input	TCELL48:IMUX.IMUX43
I4	input	TCELL46:IMUX.IMUX32
I5	input	TCELL46:IMUX.IMUX33
I6	input	TCELL46:IMUX.IMUX34
I7	input	TCELL46:IMUX.IMUX35
I8	input	TCELL46:IMUX.IMUX36
I9	input	TCELL46:IMUX.IMUX37
O0	output	TCELL47:OUT16
O1	output	TCELL47:OUT17
O10	output	TCELL48:OUT18
O11	output	TCELL48:OUT19
O12	output	TCELL48:OUT20
O13	output	TCELL48:OUT21
O14	output	TCELL48:OUT22
O15	output	TCELL48:OUT23
O16	output	TCELL49:OUT16
O17	output	TCELL49:OUT17
O18	output	TCELL49:OUT18
O19	output	TCELL49:OUT19
O2	output	TCELL47:OUT18
O20	output	TCELL49:OUT20
O21	output	TCELL49:OUT21
O22	output	TCELL49:OUT22
O23	output	TCELL49:OUT23
O24	output	TCELL50:OUT16
O25	output	TCELL50:OUT17
O26	output	TCELL50:OUT18
O27	output	TCELL50:OUT19
O28	output	TCELL50:OUT20
O29	output	TCELL50:OUT21
O3	output	TCELL47:OUT19
O30	output	TCELL50:OUT22
O31	output	TCELL50:OUT23
O4	output	TCELL47:OUT20
O5	output	TCELL47:OUT21
O6	output	TCELL47:OUT22
O7	output	TCELL47:OUT23
O8	output	TCELL48:OUT16
O9	output	TCELL48:OUT17
RDWRB	input	TCELL43:IMUX.IMUX42

Bel STARTUP

virtex6 CFG bel STARTUP
Pin	Direction	Wires
CFGCLK	output	TCELL29:OUT23
CFGMCLK	output	TCELL26:OUT17
CLK	input	TCELL26:IMUX.CLK1
DINSPI	output	TCELL26:OUT19
EOS	output	TCELL29:OUT21
GSR	input	TCELL29:IMUX.IMUX40
GTS	input	TCELL29:IMUX.IMUX39
KEYCLEARB	input	TCELL27:IMUX.IMUX42
PACK	input	TCELL29:IMUX.IMUX43
PREQ	output	TCELL29:OUT20
TCKSPI	output	TCELL36:OUT21
USRCCLKO	input	TCELL28:IMUX.CLK1
USRCCLKTS	input	TCELL28:IMUX.IMUX43
USRDONEO	input	TCELL29:IMUX.IMUX42
USRDONETS	input	TCELL29:IMUX.IMUX41

Bel CAPTURE

virtex6 CFG bel CAPTURE
Pin	Direction	Wires
CAP	input	TCELL27:IMUX.IMUX43
CLK	input	TCELL30:IMUX.CLK1

Bel PMV0

virtex6 CFG bel PMV0
Pin	Direction	Wires
A0	input	TCELL17:IMUX.IMUX38
A1	input	TCELL17:IMUX.IMUX39
A2	input	TCELL17:IMUX.IMUX40
A3	input	TCELL17:IMUX.IMUX41
A4	input	TCELL17:IMUX.IMUX42
A5	input	TCELL17:IMUX.IMUX43
EN	input	TCELL17:IMUX.IMUX37
O	output	TCELL17:OUT21
ODIV2	output	TCELL17:OUT23
ODIV4	output	TCELL17:OUT22

Bel PMV1

virtex6 CFG bel PMV1
Pin	Direction	Wires
A0	input	TCELL66:IMUX.IMUX38
A1	input	TCELL66:IMUX.IMUX39
A2	input	TCELL66:IMUX.IMUX40
A3	input	TCELL66:IMUX.IMUX41
A4	input	TCELL66:IMUX.IMUX42
A5	input	TCELL66:IMUX.IMUX43
EN	input	TCELL66:IMUX.IMUX37
O	output	TCELL66:OUT21
ODIV2	output	TCELL66:OUT23
ODIV4	output	TCELL66:OUT22

Bel DCIRESET

virtex6 CFG bel DCIRESET
Pin	Direction	Wires
LOCKED	output	TCELL29:OUT18
RST	input	TCELL29:IMUX.IMUX35

Bel FRAME_ECC

virtex6 CFG bel FRAME_ECC
Pin	Direction	Wires
CRCERROR	output	TCELL31:OUT22
ECCERROR	output	TCELL31:OUT23
ECCERRORSINGLE	output	TCELL33:OUT23
FAR0	output	TCELL25:OUT8
FAR1	output	TCELL25:OUT9
FAR10	output	TCELL25:OUT18
FAR11	output	TCELL25:OUT19
FAR12	output	TCELL25:OUT20
FAR13	output	TCELL25:OUT21
FAR14	output	TCELL25:OUT22
FAR15	output	TCELL25:OUT23
FAR16	output	TCELL34:OUT16
FAR17	output	TCELL34:OUT17
FAR18	output	TCELL34:OUT18
FAR19	output	TCELL34:OUT19
FAR2	output	TCELL25:OUT10
FAR20	output	TCELL34:OUT20
FAR21	output	TCELL34:OUT21
FAR22	output	TCELL34:OUT22
FAR23	output	TCELL34:OUT23
FAR3	output	TCELL25:OUT11
FAR4	output	TCELL25:OUT12
FAR5	output	TCELL25:OUT13
FAR6	output	TCELL25:OUT14
FAR7	output	TCELL25:OUT15
FAR8	output	TCELL25:OUT16
FAR9	output	TCELL25:OUT17
SYNBIT0	output	TCELL33:OUT18
SYNBIT1	output	TCELL33:OUT19
SYNBIT2	output	TCELL33:OUT20
SYNBIT3	output	TCELL33:OUT21
SYNBIT4	output	TCELL33:OUT22
SYNDROME0	output	TCELL22:OUT10
SYNDROME1	output	TCELL22:OUT11
SYNDROME10	output	TCELL22:OUT20
SYNDROME11	output	TCELL22:OUT21
SYNDROME12	output	TCELL22:OUT22
SYNDROME2	output	TCELL22:OUT12
SYNDROME3	output	TCELL22:OUT13
SYNDROME4	output	TCELL22:OUT14
SYNDROME5	output	TCELL22:OUT15
SYNDROME6	output	TCELL22:OUT16
SYNDROME7	output	TCELL22:OUT17
SYNDROME8	output	TCELL22:OUT18
SYNDROME9	output	TCELL22:OUT19
SYNDROMEVALID	output	TCELL22:OUT23
SYNWORD0	output	TCELL35:OUT17
SYNWORD1	output	TCELL35:OUT18
SYNWORD2	output	TCELL35:OUT19
SYNWORD3	output	TCELL35:OUT20
SYNWORD4	output	TCELL35:OUT21
SYNWORD5	output	TCELL35:OUT22
SYNWORD6	output	TCELL35:OUT23

Bel USR_ACCESS

virtex6 CFG bel USR_ACCESS
Pin	Direction	Wires
CFGCLK	output	TCELL29:OUT23
DATA0	output	TCELL27:OUT8
DATA1	output	TCELL27:OUT9
DATA10	output	TCELL27:OUT18
DATA11	output	TCELL27:OUT19
DATA12	output	TCELL27:OUT20
DATA13	output	TCELL27:OUT21
DATA14	output	TCELL27:OUT22
DATA15	output	TCELL27:OUT23
DATA16	output	TCELL28:OUT8
DATA17	output	TCELL28:OUT9
DATA18	output	TCELL28:OUT10
DATA19	output	TCELL28:OUT11
DATA2	output	TCELL27:OUT10
DATA20	output	TCELL28:OUT12
DATA21	output	TCELL28:OUT13
DATA22	output	TCELL28:OUT14
DATA23	output	TCELL28:OUT15
DATA24	output	TCELL28:OUT16
DATA25	output	TCELL28:OUT17
DATA26	output	TCELL28:OUT18
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Bel DNA_PORT

virtex6 CFG bel DNA_PORT
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Bel EFUSE_USR

virtex6 CFG bel EFUSE_USR
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Bel CFG_IO_ACCESS

virtex6 CFG bel CFG_IO_ACCESS
Pin	Direction	Wires
DOUT	input	TCELL33:IMUX.IMUX42
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TDO	input	TCELL33:IMUX.IMUX43
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Bel wires

virtex6 CFG bel wires
Wire	Pins
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TCELL17:OUT21	PMV0.O
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TCELL23:OUT8	ICAP0.O0
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TCELL25:OUT8	FRAME_ECC.FAR0
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TCELL26:IMUX.CLK1	STARTUP.CLK
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TCELL28:IMUX.CLK1	STARTUP.USRCCLKO
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TCELL29:IMUX.CLK1	DNA_PORT.CLK
TCELL29:IMUX.IMUX33	BSCAN0.TDO
TCELL29:IMUX.IMUX34	BSCAN1.TDO
TCELL29:IMUX.IMUX35	DCIRESET.RST
TCELL29:IMUX.IMUX36	DNA_PORT.READ
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TCELL29:IMUX.IMUX39	STARTUP.GTS
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TCELL29:OUT17	ICAP0.BUSY
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TCELL29:OUT20	STARTUP.PREQ
TCELL29:OUT21	STARTUP.EOS
TCELL29:OUT22	USR_ACCESS.DATAVALID
TCELL29:OUT23	STARTUP.CFGCLK, USR_ACCESS.CFGCLK
TCELL30:IMUX.CLK1	CAPTURE.CLK
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TCELL30:OUT21	BSCAN1.UPDATE
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TCELL30:OUT23	BSCAN1.TDI
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TCELL31:OUT18	CFG_IO_ACCESS.HSWAPEN
TCELL31:OUT19	CFG_IO_ACCESS.MODE0
TCELL31:OUT20	CFG_IO_ACCESS.MODE1
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TCELL31:OUT22	FRAME_ECC.CRCERROR
TCELL31:OUT23	FRAME_ECC.ECCERROR
TCELL33:IMUX.IMUX42	CFG_IO_ACCESS.DOUT
TCELL33:IMUX.IMUX43	CFG_IO_ACCESS.TDO
TCELL33:OUT18	FRAME_ECC.SYNBIT0
TCELL33:OUT19	FRAME_ECC.SYNBIT1
TCELL33:OUT20	FRAME_ECC.SYNBIT2
TCELL33:OUT21	FRAME_ECC.SYNBIT3
TCELL33:OUT22	FRAME_ECC.SYNBIT4
TCELL33:OUT23	FRAME_ECC.ECCERRORSINGLE
TCELL34:OUT16	FRAME_ECC.FAR16
TCELL34:OUT17	FRAME_ECC.FAR17
TCELL34:OUT18	FRAME_ECC.FAR18
TCELL34:OUT19	FRAME_ECC.FAR19
TCELL34:OUT20	FRAME_ECC.FAR20
TCELL34:OUT21	FRAME_ECC.FAR21
TCELL34:OUT22	FRAME_ECC.FAR22
TCELL34:OUT23	FRAME_ECC.FAR23
TCELL35:IMUX.IMUX38	ICAP0.CSB
TCELL35:IMUX.IMUX39	ICAP0.RDWRB
TCELL35:OUT17	FRAME_ECC.SYNWORD0
TCELL35:OUT18	FRAME_ECC.SYNWORD1
TCELL35:OUT19	FRAME_ECC.SYNWORD2
TCELL35:OUT20	FRAME_ECC.SYNWORD3
TCELL35:OUT21	FRAME_ECC.SYNWORD4
TCELL35:OUT22	FRAME_ECC.SYNWORD5
TCELL35:OUT23	FRAME_ECC.SYNWORD6
TCELL36:OUT16	BSCAN0.SEL
TCELL36:OUT17	BSCAN1.SEL
TCELL36:OUT18	BSCAN0.TMS
TCELL36:OUT19	BSCAN1.TMS
TCELL36:OUT20	BSCAN0.TCK
TCELL36:OUT21	BSCAN1.TCK, STARTUP.TCKSPI
TCELL36:OUT22	BSCAN0.RUNTEST
TCELL36:OUT23	BSCAN1.RUNTEST
TCELL41:IMUX.CLK1	ICAP1.CLK
TCELL43:IMUX.IMUX42	ICAP1.RDWRB
TCELL43:IMUX.IMUX43	ICAP1.CSB
TCELL43:OUT20	BSCAN2.SEL
TCELL43:OUT21	BSCAN3.SEL
TCELL43:OUT22	BSCAN2.UPDATE
TCELL43:OUT23	BSCAN3.UPDATE
TCELL44:IMUX.IMUX42	BSCAN2.TDO
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TCELL44:OUT17	BSCAN3.RESET
TCELL44:OUT18	BSCAN2.DRCK
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TCELL44:OUT21	BSCAN3.CAPTURE
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TCELL45:OUT22	ICAP1.BUSY
TCELL45:OUT23	CFG_IO_ACCESS.VGGCOMPOUT
TCELL46:IMUX.IMUX28	ICAP1.I0
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TCELL48:IMUX.IMUX28	ICAP1.I16
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TCELL51:IMUX.CLK1	SYSMON.DCLK
TCELL51:OUT8	SYSMON.DO0
TCELL51:OUT9	SYSMON.DO1
TCELL51:OUT10	SYSMON.DO2
TCELL51:OUT11	SYSMON.DO3
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TCELL51:OUT23	SYSMON.DO15
TCELL52:IMUX.CLK1	SYSMON.CONVSTCLK
TCELL52:IMUX.IMUX28	SYSMON.DI0
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TCELL52:IMUX.IMUX38	SYSMON.DI10
TCELL52:IMUX.IMUX39	SYSMON.DI11
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Bit	0	1	2	3	4	5	6	7	8	9	10	11	12	13	14	15	16	17	18	19	20	21	22	23	24	25	26	27	28	29	30	31	32	33	34	35	36	37
13	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:DONEPIN[0]
12	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
11	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:INITPIN[0]
10	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
9	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:M2PIN[0]
8	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:M2PIN[1]	-
7	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:M1PIN[0]
6	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:M1PIN[1]	-
5	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:M0PIN[0]
4	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:M0PIN[1]	-
3	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:HSWAPENPIN[0]
2	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:HSWAPENPIN[1]	-
1	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:PROGPIN[0]
0	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-

BSCAN0:ENABLE	27.36.18
BSCAN1:ENABLE	27.37.18
BSCAN2:ENABLE	27.36.19
BSCAN3:ENABLE	27.37.19
STARTUP:GSR_SYNC	27.37.17
STARTUP:GTS_SYNC	27.36.17
non-inverted	[0]

BSCAN_COMMON:DISABLE_JTAG	27.37.60	27.37.59	27.36.58
CFG_IO_ACCESS:ENABLE	27.37.49	27.36.51	27.36.50
DCIRESET:ENABLE	27.37.20	27.36.22	27.36.21
DNA_PORT:ENABLE	27.37.51	27.37.50	27.36.49
ICAP0:ENABLE	27.37.63	27.37.62	27.36.61
ICAP1:ENABLE	27.37.61	27.36.63	27.36.62
STARTUP:GTS_GSR_ENABLE	27.37.55	27.36.57	27.36.56
STARTUP:KEY_CLEAR_ENABLE	27.37.15	27.37.14	27.36.13
STARTUP:PROG_USR	27.37.52	27.36.54	27.36.53
STARTUP:USRCCLK_ENABLE	27.37.54	27.37.53	27.36.52
non-inverted	[2]	[1]	[0]

BSCAN_COMMON:USERID	27.37.47	27.36.47	27.37.46	27.36.46	27.37.45	27.36.45	27.37.44	27.36.44	27.37.43	27.36.43	27.37.42	27.36.42	27.37.41	27.36.41	27.37.40	27.36.40	27.37.39	27.36.39	27.37.38	27.36.38	27.37.37	27.36.37	27.37.36	27.36.36	27.37.35	27.36.35	27.37.34	27.36.34	27.37.33	27.36.33	27.37.32	27.36.32
inverted	~[31]	~[30]	~[29]	~[28]	~[27]	~[26]	~[25]	~[24]	~[23]	~[22]	~[21]	~[20]	~[19]	~[18]	~[17]	~[16]	~[15]	~[14]	~[13]	~[12]	~[11]	~[10]	~[9]	~[8]	~[7]	~[6]	~[5]	~[4]	~[3]	~[2]	~[1]	~[0]

ICAP_COMMON:ICAP_WIDTH	27.37.57	27.37.56	27.36.55	27.37.58	27.36.60	27.36.59
X32	0	0	0	0	0	0
X8	0	0	0	1	1	1
X16	1	1	1	0	0	0

MISC:BUSYPIN	20.36.10	20.37.11
MISC:CSPIN	20.36.14	20.37.15
MISC:DINPIN	20.37.14	20.36.15
MISC:HSWAPENPIN	78.36.2	78.37.3
MISC:M0PIN	78.36.4	78.37.5
MISC:M1PIN	78.36.6	78.37.7
MISC:M2PIN	78.36.8	78.37.9
MISC:RDWRPIN	20.36.12	20.37.13
MISC:TCKPIN	20.36.4	20.37.5
MISC:TDIPIN	20.36.0	20.37.1
MISC:TDOPIN	20.36.6	20.37.7
MISC:TMSPIN	20.36.2	20.37.3
PULLUP	0	0
PULLNONE	0	1
PULLDOWN	1	1

MISC:CCLKPIN	20.37.9
MISC:DONEPIN	78.37.13
MISC:INITPIN	78.37.11
MISC:PROGPIN	78.37.1
PULLUP	0
PULLNONE	1

MISC:DCI_CLK_ENABLE	27.37.26	27.37.23	27.36.28	27.36.27	27.36.25	27.36.24
non-inverted	[5]	[4]	[3]	[2]	[1]	[0]

SYSMON:INIT_40	52.35.7	52.34.7	52.35.6	52.34.6	52.35.5	52.34.5	52.35.4	52.34.4	52.35.3	52.34.3	52.35.2	52.34.2	52.35.1	52.34.1	52.35.0	52.34.0
SYSMON:INIT_41	52.35.15	52.34.15	52.35.14	52.34.14	52.35.13	52.34.13	52.35.12	52.34.12	52.35.11	52.34.11	52.35.10	52.34.10	52.35.9	52.34.9	52.35.8	52.34.8
SYSMON:INIT_42	52.35.23	52.34.23	52.35.22	52.34.22	52.35.21	52.34.21	52.35.20	52.34.20	52.35.19	52.34.19	52.35.18	52.34.18	52.35.17	52.34.17	52.35.16	52.34.16
SYSMON:INIT_43	52.35.31	52.34.31	52.35.30	52.34.30	52.35.29	52.34.29	52.35.28	52.34.28	52.35.27	52.34.27	52.35.26	52.34.26	52.35.25	52.34.25	52.35.24	52.34.24
SYSMON:INIT_44	52.35.39	52.34.39	52.35.38	52.34.38	52.35.37	52.34.37	52.35.36	52.34.36	52.35.35	52.34.35	52.35.34	52.34.34	52.35.33	52.34.33	52.35.32	52.34.32
SYSMON:INIT_45	52.35.47	52.34.47	52.35.46	52.34.46	52.35.45	52.34.45	52.35.44	52.34.44	52.35.43	52.34.43	52.35.42	52.34.42	52.35.41	52.34.41	52.35.40	52.34.40
SYSMON:INIT_46	52.35.55	52.34.55	52.35.54	52.34.54	52.35.53	52.34.53	52.35.52	52.34.52	52.35.51	52.34.51	52.35.50	52.34.50	52.35.49	52.34.49	52.35.48	52.34.48
SYSMON:INIT_47	52.35.63	52.34.63	52.35.62	52.34.62	52.35.61	52.34.61	52.35.60	52.34.60	52.35.59	52.34.59	52.35.58	52.34.58	52.35.57	52.34.57	52.35.56	52.34.56
SYSMON:INIT_48	53.35.7	53.34.7	53.35.6	53.34.6	53.35.5	53.34.5	53.35.4	53.34.4	53.35.3	53.34.3	53.35.2	53.34.2	53.35.1	53.34.1	53.35.0	53.34.0
SYSMON:INIT_49	53.35.15	53.34.15	53.35.14	53.34.14	53.35.13	53.34.13	53.35.12	53.34.12	53.35.11	53.34.11	53.35.10	53.34.10	53.35.9	53.34.9	53.35.8	53.34.8
SYSMON:INIT_4A	53.35.23	53.34.23	53.35.22	53.34.22	53.35.21	53.34.21	53.35.20	53.34.20	53.35.19	53.34.19	53.35.18	53.34.18	53.35.17	53.34.17	53.35.16	53.34.16
SYSMON:INIT_4B	53.35.31	53.34.31	53.35.30	53.34.30	53.35.29	53.34.29	53.35.28	53.34.28	53.35.27	53.34.27	53.35.26	53.34.26	53.35.25	53.34.25	53.35.24	53.34.24
SYSMON:INIT_4C	53.35.39	53.34.39	53.35.38	53.34.38	53.35.37	53.34.37	53.35.36	53.34.36	53.35.35	53.34.35	53.35.34	53.34.34	53.35.33	53.34.33	53.35.32	53.34.32
SYSMON:INIT_4D	53.35.47	53.34.47	53.35.46	53.34.46	53.35.45	53.34.45	53.35.44	53.34.44	53.35.43	53.34.43	53.35.42	53.34.42	53.35.41	53.34.41	53.35.40	53.34.40
SYSMON:INIT_4E	53.35.55	53.34.55	53.35.54	53.34.54	53.35.53	53.34.53	53.35.52	53.34.52	53.35.51	53.34.51	53.35.50	53.34.50	53.35.49	53.34.49	53.35.48	53.34.48
SYSMON:INIT_4F	53.35.63	53.34.63	53.35.62	53.34.62	53.35.61	53.34.61	53.35.60	53.34.60	53.35.59	53.34.59	53.35.58	53.34.58	53.35.57	53.34.57	53.35.56	53.34.56
SYSMON:INIT_50	54.35.7	54.34.7	54.35.6	54.34.6	54.35.5	54.34.5	54.35.4	54.34.4	54.35.3	54.34.3	54.35.2	54.34.2	54.35.1	54.34.1	54.35.0	54.34.0
SYSMON:INIT_51	54.35.15	54.34.15	54.35.14	54.34.14	54.35.13	54.34.13	54.35.12	54.34.12	54.35.11	54.34.11	54.35.10	54.34.10	54.35.9	54.34.9	54.35.8	54.34.8
SYSMON:INIT_52	54.35.23	54.34.23	54.35.22	54.34.22	54.35.21	54.34.21	54.35.20	54.34.20	54.35.19	54.34.19	54.35.18	54.34.18	54.35.17	54.34.17	54.35.16	54.34.16
SYSMON:INIT_53	54.35.31	54.34.31	54.35.30	54.34.30	54.35.29	54.34.29	54.35.28	54.34.28	54.35.27	54.34.27	54.35.26	54.34.26	54.35.25	54.34.25	54.35.24	54.34.24
SYSMON:INIT_54	54.35.39	54.34.39	54.35.38	54.34.38	54.35.37	54.34.37	54.35.36	54.34.36	54.35.35	54.34.35	54.35.34	54.34.34	54.35.33	54.34.33	54.35.32	54.34.32
SYSMON:INIT_55	54.35.47	54.34.47	54.35.46	54.34.46	54.35.45	54.34.45	54.35.44	54.34.44	54.35.43	54.34.43	54.35.42	54.34.42	54.35.41	54.34.41	54.35.40	54.34.40
SYSMON:INIT_56	54.35.55	54.34.55	54.35.54	54.34.54	54.35.53	54.34.53	54.35.52	54.34.52	54.35.51	54.34.51	54.35.50	54.34.50	54.35.49	54.34.49	54.35.48	54.34.48
SYSMON:INIT_57	54.35.63	54.34.63	54.35.62	54.34.62	54.35.61	54.34.61	54.35.60	54.34.60	54.35.59	54.34.59	54.35.58	54.34.58	54.35.57	54.34.57	54.35.56	54.34.56
SYSMON:SYSMON_TEST_A	54.37.7	54.36.7	54.37.6	54.36.6	54.37.5	54.36.5	54.37.4	54.36.4	54.37.3	54.36.3	54.37.2	54.36.2	54.37.1	54.36.1	54.37.0	54.36.0
SYSMON:SYSMON_TEST_B	54.37.15	54.36.15	54.37.14	54.36.14	54.37.13	54.36.13	54.37.12	54.36.12	54.37.11	54.36.11	54.37.10	54.36.10	54.37.9	54.36.9	54.37.8	54.36.8
SYSMON:SYSMON_TEST_C	54.37.23	54.36.23	54.37.22	54.36.22	54.37.21	54.36.21	54.37.20	54.36.20	54.37.19	54.36.19	54.37.18	54.36.18	54.37.17	54.36.17	54.37.16	54.36.16
SYSMON:SYSMON_TEST_D	54.37.31	54.36.31	54.37.30	54.36.30	54.37.29	54.36.29	54.37.28	54.36.28	54.37.27	54.36.27	54.37.26	54.36.26	54.37.25	54.36.25	54.37.24	54.36.24
SYSMON:SYSMON_TEST_E	54.37.39	54.36.39	54.37.38	54.36.38	54.37.37	54.36.37	54.37.36	54.36.36	54.37.35	54.36.35	54.37.34	54.36.34	54.37.33	54.36.33	54.37.32	54.36.32
non-inverted	[15]	[14]	[13]	[12]	[11]	[10]	[9]	[8]	[7]	[6]	[5]	[4]	[3]	[2]	[1]	[0]

SYSMON:INV.CONVSTCLK	54.36.40
SYSMON:INV.DCLK	54.37.40
inverted	~[0]

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