Configuration Center

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Tile CFG

Cells: 50

Bel PMVIOB

virtex7 CFG bel PMVIOB
Pin	Direction	Wires
A0	input	TCELL25:IMUX.IMUX24
A1	input	TCELL25:IMUX.IMUX25
EN	input	TCELL25:IMUX.IMUX26
O	output	TCELL25:OUT21.TMIN
ODIV2	output	TCELL25:OUT20.TMIN
ODIV4	output	TCELL25:OUT19.TMIN

Bel BSCAN0

virtex7 CFG bel BSCAN0
Pin	Direction	Wires
CAPTURE	output	TCELL22:OUT22.TMIN
DRCK	output	TCELL22:OUT20.TMIN
RESET	output	TCELL22:OUT18.TMIN
RUNTEST	output	TCELL22:OUT8.TMIN
SEL	output	TCELL22:OUT14.TMIN
SHIFT	output	TCELL23:OUT16.TMIN
TCK	output	TCELL23:OUT14.TMIN
TDI	output	TCELL23:OUT12.TMIN
TDO	input	TCELL23:IMUX.IMUX33
TMS	output	TCELL23:OUT10.TMIN
UPDATE	output	TCELL22:OUT16.TMIN

Bel BSCAN1

virtex7 CFG bel BSCAN1
Pin	Direction	Wires
CAPTURE	output	TCELL22:OUT23.TMIN
DRCK	output	TCELL22:OUT21.TMIN
RESET	output	TCELL22:OUT19.TMIN
RUNTEST	output	TCELL22:OUT9.TMIN
SEL	output	TCELL22:OUT15.TMIN
SHIFT	output	TCELL23:OUT17.TMIN
TCK	output	TCELL23:OUT15.TMIN
TDI	output	TCELL23:OUT13.TMIN
TDO	input	TCELL23:IMUX.IMUX34
TMS	output	TCELL23:OUT11.TMIN
UPDATE	output	TCELL22:OUT17.TMIN

Bel BSCAN2

virtex7 CFG bel BSCAN2
Pin	Direction	Wires
CAPTURE	output	TCELL31:OUT11.TMIN
DRCK	output	TCELL30:OUT22.TMIN
RESET	output	TCELL30:OUT20.TMIN
RUNTEST	output	TCELL31:OUT13.TMIN
SEL	output	TCELL30:OUT16.TMIN
SHIFT	output	TCELL31:OUT21.TMIN
TCK	output	TCELL31:OUT19.TMIN
TDI	output	TCELL31:OUT17.TMIN
TDO	input	TCELL31:IMUX.IMUX38
TMS	output	TCELL31:OUT15.TMIN
UPDATE	output	TCELL30:OUT18.TMIN

Bel BSCAN3

virtex7 CFG bel BSCAN3
Pin	Direction	Wires
CAPTURE	output	TCELL31:OUT12.TMIN
DRCK	output	TCELL30:OUT23.TMIN
RESET	output	TCELL30:OUT21.TMIN
RUNTEST	output	TCELL31:OUT14.TMIN
SEL	output	TCELL30:OUT17.TMIN
SHIFT	output	TCELL31:OUT22.TMIN
TCK	output	TCELL31:OUT20.TMIN
TDI	output	TCELL31:OUT18.TMIN
TDO	input	TCELL31:IMUX.IMUX39
TMS	output	TCELL31:OUT16.TMIN
UPDATE	output	TCELL30:OUT19.TMIN

Bel ICAP0

virtex7 CFG bel ICAP0
Pin	Direction	Wires
CLK	input	TCELL26:IMUX.CLK1
CSIB	input	TCELL31:IMUX.IMUX40
I0	input	TCELL24:IMUX.IMUX28
I1	input	TCELL24:IMUX.IMUX29
I10	input	TCELL24:IMUX.IMUX38
I11	input	TCELL24:IMUX.IMUX39
I12	input	TCELL24:IMUX.IMUX40
I13	input	TCELL24:IMUX.IMUX41
I14	input	TCELL24:IMUX.IMUX42
I15	input	TCELL24:IMUX.IMUX43
I16	input	TCELL25:IMUX.IMUX27
I17	input	TCELL25:IMUX.IMUX28
I18	input	TCELL25:IMUX.IMUX29
I19	input	TCELL25:IMUX.IMUX30
I2	input	TCELL24:IMUX.IMUX30
I20	input	TCELL25:IMUX.IMUX31
I21	input	TCELL25:IMUX.IMUX32
I22	input	TCELL25:IMUX.IMUX33
I23	input	TCELL25:IMUX.IMUX34
I24	input	TCELL25:IMUX.IMUX35
I25	input	TCELL25:IMUX.IMUX36
I26	input	TCELL25:IMUX.IMUX37
I27	input	TCELL25:IMUX.IMUX38
I28	input	TCELL25:IMUX.IMUX39
I29	input	TCELL25:IMUX.IMUX40
I3	input	TCELL24:IMUX.IMUX31
I30	input	TCELL25:IMUX.IMUX41
I31	input	TCELL25:IMUX.IMUX42
I4	input	TCELL24:IMUX.IMUX32
I5	input	TCELL24:IMUX.IMUX33
I6	input	TCELL24:IMUX.IMUX34
I7	input	TCELL24:IMUX.IMUX35
I8	input	TCELL24:IMUX.IMUX36
I9	input	TCELL24:IMUX.IMUX37
O0	output	TCELL24:OUT16.TMIN
O1	output	TCELL24:OUT17.TMIN
O10	output	TCELL24:OUT10.TMIN
O11	output	TCELL24:OUT11.TMIN
O12	output	TCELL24:OUT12.TMIN
O13	output	TCELL24:OUT13.TMIN
O14	output	TCELL24:OUT14.TMIN
O15	output	TCELL24:OUT15.TMIN
O16	output	TCELL25:OUT16.TMIN
O17	output	TCELL25:OUT17.TMIN
O18	output	TCELL24:OUT18.TMIN
O19	output	TCELL24:OUT19.TMIN
O2	output	TCELL23:OUT18.TMIN
O20	output	TCELL24:OUT20.TMIN
O21	output	TCELL24:OUT21.TMIN
O22	output	TCELL24:OUT22.TMIN
O23	output	TCELL24:OUT23.TMIN
O24	output	TCELL24:OUT8.TMIN
O25	output	TCELL24:OUT9.TMIN
O26	output	TCELL25:OUT10.TMIN
O27	output	TCELL25:OUT11.TMIN
O28	output	TCELL25:OUT12.TMIN
O29	output	TCELL25:OUT13.TMIN
O3	output	TCELL23:OUT19.TMIN
O30	output	TCELL25:OUT14.TMIN
O31	output	TCELL25:OUT15.TMIN
O4	output	TCELL23:OUT20.TMIN
O5	output	TCELL23:OUT21.TMIN
O6	output	TCELL23:OUT22.TMIN
O7	output	TCELL23:OUT23.TMIN
O8	output	TCELL23:OUT8.TMIN
O9	output	TCELL23:OUT9.TMIN
RDWRB	input	TCELL31:IMUX.IMUX41

Bel ICAP1

virtex7 CFG bel ICAP1
Pin	Direction	Wires
CLK	input	TCELL40:IMUX.CLK1
CSIB	input	TCELL31:IMUX.IMUX43
I0	input	TCELL32:IMUX.IMUX28
I1	input	TCELL32:IMUX.IMUX29
I10	input	TCELL32:IMUX.IMUX38
I11	input	TCELL32:IMUX.IMUX39
I12	input	TCELL32:IMUX.IMUX40
I13	input	TCELL32:IMUX.IMUX41
I14	input	TCELL32:IMUX.IMUX42
I15	input	TCELL32:IMUX.IMUX43
I16	input	TCELL33:IMUX.IMUX28
I17	input	TCELL33:IMUX.IMUX29
I18	input	TCELL33:IMUX.IMUX30
I19	input	TCELL33:IMUX.IMUX31
I2	input	TCELL32:IMUX.IMUX30
I20	input	TCELL33:IMUX.IMUX32
I21	input	TCELL33:IMUX.IMUX33
I22	input	TCELL33:IMUX.IMUX34
I23	input	TCELL33:IMUX.IMUX35
I24	input	TCELL33:IMUX.IMUX36
I25	input	TCELL33:IMUX.IMUX37
I26	input	TCELL33:IMUX.IMUX38
I27	input	TCELL33:IMUX.IMUX39
I28	input	TCELL33:IMUX.IMUX40
I29	input	TCELL33:IMUX.IMUX41
I3	input	TCELL32:IMUX.IMUX31
I30	input	TCELL33:IMUX.IMUX42
I31	input	TCELL33:IMUX.IMUX43
I4	input	TCELL32:IMUX.IMUX32
I5	input	TCELL32:IMUX.IMUX33
I6	input	TCELL32:IMUX.IMUX34
I7	input	TCELL32:IMUX.IMUX35
I8	input	TCELL32:IMUX.IMUX36
I9	input	TCELL32:IMUX.IMUX37
O0	output	TCELL31:OUT23.TMIN
O1	output	TCELL32:OUT12.TMIN
O10	output	TCELL32:OUT21.TMIN
O11	output	TCELL32:OUT22.TMIN
O12	output	TCELL32:OUT23.TMIN
O13	output	TCELL33:OUT12.TMIN
O14	output	TCELL33:OUT13.TMIN
O15	output	TCELL33:OUT14.TMIN
O16	output	TCELL33:OUT15.TMIN
O17	output	TCELL33:OUT16.TMIN
O18	output	TCELL33:OUT17.TMIN
O19	output	TCELL33:OUT18.TMIN
O2	output	TCELL32:OUT13.TMIN
O20	output	TCELL33:OUT19.TMIN
O21	output	TCELL33:OUT20.TMIN
O22	output	TCELL33:OUT21.TMIN
O23	output	TCELL33:OUT22.TMIN
O24	output	TCELL33:OUT23.TMIN
O25	output	TCELL34:OUT10.TMIN
O26	output	TCELL34:OUT11.TMIN
O27	output	TCELL34:OUT12.TMIN
O28	output	TCELL34:OUT13.TMIN
O29	output	TCELL34:OUT14.TMIN
O3	output	TCELL32:OUT14.TMIN
O30	output	TCELL34:OUT15.TMIN
O31	output	TCELL34:OUT16.TMIN
O4	output	TCELL32:OUT15.TMIN
O5	output	TCELL32:OUT16.TMIN
O6	output	TCELL32:OUT17.TMIN
O7	output	TCELL32:OUT18.TMIN
O8	output	TCELL32:OUT19.TMIN
O9	output	TCELL32:OUT20.TMIN
RDWRB	input	TCELL31:IMUX.IMUX42

Bel STARTUP

virtex7 CFG bel STARTUP
Pin	Direction	Wires
CFGCLK	output	TCELL30:OUT14.TMIN
CFGMCLK	output	TCELL25:OUT18.TMIN
CLK	input	TCELL25:IMUX.CLK1
EOS	output	TCELL29:OUT23.TMIN
GSR	input	TCELL28:IMUX.IMUX40
GTS	input	TCELL28:IMUX.IMUX39
KEYCLEARB	input	TCELL28:IMUX.IMUX36
PACK	input	TCELL28:IMUX.IMUX43
PREQ	output	TCELL29:OUT22.TMIN
USRCCLKO	input	TCELL27:IMUX.CLK1
USRCCLKTS	input	TCELL28:IMUX.IMUX38
USRDONEO	input	TCELL28:IMUX.IMUX42
USRDONETS	input	TCELL28:IMUX.IMUX41

Bel CAPTURE

virtex7 CFG bel CAPTURE
Pin	Direction	Wires
CAP	input	TCELL28:IMUX.IMUX37
CLK	input	TCELL29:IMUX.CLK1

Bel DCIRESET

virtex7 CFG bel DCIRESET
Pin	Direction	Wires
LOCKED	output	TCELL29:OUT21.TMIN
RST	input	TCELL28:IMUX.IMUX35

Bel FRAME_ECC

virtex7 CFG bel FRAME_ECC
Pin	Direction	Wires
CRCERROR	output	TCELL30:OUT15.TMIN
ECCERROR	output	TCELL29:OUT20.TMIN
ECCERRORSINGLE	output	TCELL28:OUT23.TMIN
FAR0	output	TCELL26:OUT10.TMIN
FAR1	output	TCELL26:OUT11.TMIN
FAR10	output	TCELL26:OUT20.TMIN
FAR11	output	TCELL26:OUT21.TMIN
FAR12	output	TCELL26:OUT22.TMIN
FAR13	output	TCELL26:OUT23.TMIN
FAR14	output	TCELL26:OUT8.TMIN
FAR15	output	TCELL26:OUT9.TMIN
FAR16	output	TCELL27:OUT10.TMIN
FAR17	output	TCELL27:OUT11.TMIN
FAR18	output	TCELL27:OUT12.TMIN
FAR19	output	TCELL27:OUT13.TMIN
FAR2	output	TCELL26:OUT12.TMIN
FAR20	output	TCELL27:OUT14.TMIN
FAR21	output	TCELL27:OUT15.TMIN
FAR22	output	TCELL27:OUT16.TMIN
FAR23	output	TCELL27:OUT17.TMIN
FAR24	output	TCELL27:OUT18.TMIN
FAR25	output	TCELL27:OUT19.TMIN
FAR3	output	TCELL26:OUT13.TMIN
FAR4	output	TCELL26:OUT14.TMIN
FAR5	output	TCELL26:OUT15.TMIN
FAR6	output	TCELL26:OUT16.TMIN
FAR7	output	TCELL26:OUT17.TMIN
FAR8	output	TCELL26:OUT18.TMIN
FAR9	output	TCELL26:OUT19.TMIN
SYNBIT0	output	TCELL28:OUT18.TMIN
SYNBIT1	output	TCELL28:OUT19.TMIN
SYNBIT2	output	TCELL28:OUT20.TMIN
SYNBIT3	output	TCELL28:OUT21.TMIN
SYNBIT4	output	TCELL28:OUT22.TMIN
SYNDROME0	output	TCELL21:OUT14.TMIN
SYNDROME1	output	TCELL21:OUT15.TMIN
SYNDROME10	output	TCELL22:OUT10.TMIN
SYNDROME11	output	TCELL22:OUT11.TMIN
SYNDROME12	output	TCELL22:OUT12.TMIN
SYNDROME2	output	TCELL21:OUT16.TMIN
SYNDROME3	output	TCELL21:OUT17.TMIN
SYNDROME4	output	TCELL21:OUT18.TMIN
SYNDROME5	output	TCELL21:OUT19.TMIN
SYNDROME6	output	TCELL21:OUT20.TMIN
SYNDROME7	output	TCELL21:OUT21.TMIN
SYNDROME8	output	TCELL21:OUT22.TMIN
SYNDROME9	output	TCELL21:OUT23.TMIN
SYNDROMEVALID	output	TCELL22:OUT13.TMIN
SYNWORD0	output	TCELL27:OUT20.TMIN
SYNWORD1	output	TCELL27:OUT21.TMIN
SYNWORD2	output	TCELL27:OUT22.TMIN
SYNWORD3	output	TCELL27:OUT23.TMIN
SYNWORD4	output	TCELL27:OUT8.TMIN
SYNWORD5	output	TCELL27:OUT9.TMIN
SYNWORD6	output	TCELL28:OUT17.TMIN

Bel USR_ACCESS

virtex7 CFG bel USR_ACCESS
Pin	Direction	Wires
CFGCLK	output	TCELL25:OUT9.TMIN
DATA0	output	TCELL20:OUT11.TMIN
DATA1	output	TCELL20:OUT12.TMIN
DATA10	output	TCELL19:OUT21.TMIN
DATA11	output	TCELL19:OUT22.TMIN
DATA12	output	TCELL19:OUT23.TMIN
DATA13	output	TCELL19:OUT10.TMIN
DATA14	output	TCELL19:OUT11.TMIN
DATA15	output	TCELL20:OUT10.TMIN
DATA16	output	TCELL21:OUT11.TMIN
DATA17	output	TCELL21:OUT12.TMIN
DATA18	output	TCELL20:OUT13.TMIN
DATA19	output	TCELL20:OUT14.TMIN
DATA2	output	TCELL19:OUT13.TMIN
DATA20	output	TCELL20:OUT15.TMIN
DATA21	output	TCELL20:OUT16.TMIN
DATA22	output	TCELL20:OUT17.TMIN
DATA23	output	TCELL20:OUT18.TMIN
DATA24	output	TCELL20:OUT19.TMIN
DATA25	output	TCELL20:OUT20.TMIN
DATA26	output	TCELL20:OUT21.TMIN
DATA27	output	TCELL20:OUT22.TMIN
DATA28	output	TCELL20:OUT23.TMIN
DATA29	output	TCELL20:OUT8.TMIN
DATA3	output	TCELL19:OUT14.TMIN
DATA30	output	TCELL20:OUT9.TMIN
DATA31	output	TCELL21:OUT10.TMIN
DATA4	output	TCELL19:OUT15.TMIN
DATA5	output	TCELL19:OUT16.TMIN
DATA6	output	TCELL19:OUT17.TMIN
DATA7	output	TCELL19:OUT18.TMIN
DATA8	output	TCELL19:OUT19.TMIN
DATA9	output	TCELL19:OUT20.TMIN
DATAVALID	output	TCELL21:OUT13.TMIN

Bel DNA_PORT

virtex7 CFG bel DNA_PORT
Pin	Direction	Wires
CLK	input	TCELL28:IMUX.CLK1
DIN	input	TCELL45:IMUX.IMUX43
DOUT	output	TCELL45:OUT23.TMIN
READ	input	TCELL45:IMUX.IMUX41
SHIFT	input	TCELL45:IMUX.IMUX42

Bel EFUSE_USR

virtex7 CFG bel EFUSE_USR
Pin	Direction	Wires
EFUSEUSR0	output	TCELL46:OUT16.TMIN
EFUSEUSR1	output	TCELL46:OUT17.TMIN
EFUSEUSR10	output	TCELL47:OUT18.TMIN
EFUSEUSR11	output	TCELL47:OUT19.TMIN
EFUSEUSR12	output	TCELL47:OUT20.TMIN
EFUSEUSR13	output	TCELL47:OUT21.TMIN
EFUSEUSR14	output	TCELL47:OUT22.TMIN
EFUSEUSR15	output	TCELL47:OUT23.TMIN
EFUSEUSR16	output	TCELL48:OUT16.TMIN
EFUSEUSR17	output	TCELL48:OUT17.TMIN
EFUSEUSR18	output	TCELL48:OUT18.TMIN
EFUSEUSR19	output	TCELL48:OUT19.TMIN
EFUSEUSR2	output	TCELL46:OUT18.TMIN
EFUSEUSR20	output	TCELL48:OUT20.TMIN
EFUSEUSR21	output	TCELL48:OUT21.TMIN
EFUSEUSR22	output	TCELL48:OUT22.TMIN
EFUSEUSR23	output	TCELL48:OUT23.TMIN
EFUSEUSR24	output	TCELL49:OUT16.TMIN
EFUSEUSR25	output	TCELL49:OUT17.TMIN
EFUSEUSR26	output	TCELL49:OUT18.TMIN
EFUSEUSR27	output	TCELL49:OUT19.TMIN
EFUSEUSR28	output	TCELL49:OUT20.TMIN
EFUSEUSR29	output	TCELL49:OUT21.TMIN
EFUSEUSR3	output	TCELL46:OUT19.TMIN
EFUSEUSR30	output	TCELL49:OUT22.TMIN
EFUSEUSR31	output	TCELL49:OUT23.TMIN
EFUSEUSR4	output	TCELL46:OUT20.TMIN
EFUSEUSR5	output	TCELL46:OUT21.TMIN
EFUSEUSR6	output	TCELL46:OUT22.TMIN
EFUSEUSR7	output	TCELL46:OUT23.TMIN
EFUSEUSR8	output	TCELL47:OUT16.TMIN
EFUSEUSR9	output	TCELL47:OUT17.TMIN

Bel CFG_IO_ACCESS

virtex7 CFG bel CFG_IO_ACCESS
Pin	Direction	Wires
CCLK	output	TCELL34:OUT18.TMIN
CFGDATA0	output	TCELL35:OUT13.TMIN
CFGDATA1	output	TCELL35:OUT14.TMIN
CFGDATA10	output	TCELL35:OUT23.TMIN
CFGDATA11	output	TCELL42:OUT20.TMIN
CFGDATA12	output	TCELL42:OUT21.TMIN
CFGDATA13	output	TCELL42:OUT22.TMIN
CFGDATA14	output	TCELL42:OUT23.TMIN
CFGDATA15	output	TCELL43:OUT16.TMIN
CFGDATA16	output	TCELL43:OUT17.TMIN
CFGDATA17	output	TCELL43:OUT18.TMIN
CFGDATA18	output	TCELL43:OUT19.TMIN
CFGDATA19	output	TCELL43:OUT20.TMIN
CFGDATA2	output	TCELL35:OUT15.TMIN
CFGDATA20	output	TCELL43:OUT21.TMIN
CFGDATA21	output	TCELL43:OUT22.TMIN
CFGDATA22	output	TCELL43:OUT23.TMIN
CFGDATA23	output	TCELL44:OUT22.TMIN
CFGDATA24	output	TCELL44:OUT23.TMIN
CFGDATA25	output	TCELL45:OUT16.TMIN
CFGDATA26	output	TCELL45:OUT17.TMIN
CFGDATA27	output	TCELL45:OUT18.TMIN
CFGDATA28	output	TCELL45:OUT19.TMIN
CFGDATA29	output	TCELL45:OUT20.TMIN
CFGDATA3	output	TCELL35:OUT16.TMIN
CFGDATA30	output	TCELL45:OUT21.TMIN
CFGDATA31	output	TCELL45:OUT22.TMIN
CFGDATA4	output	TCELL35:OUT17.TMIN
CFGDATA5	output	TCELL35:OUT18.TMIN
CFGDATA6	output	TCELL35:OUT19.TMIN
CFGDATA7	output	TCELL35:OUT20.TMIN
CFGDATA8	output	TCELL35:OUT21.TMIN
CFGDATA9	output	TCELL35:OUT22.TMIN
INITBI	output	TCELL34:OUT19.TMIN
INITBO	input	TCELL34:IMUX.IMUX39
MASTER	output	TCELL34:OUT17.TMIN
MODE0	output	TCELL34:OUT22.TMIN
MODE1	output	TCELL34:OUT23.TMIN
MODE2	output	TCELL35:OUT12.TMIN
PUDCB	output	TCELL34:OUT21.TMIN
RDWRB	output	TCELL34:OUT20.TMIN
TDO	input	TCELL34:IMUX.IMUX38
VGGCOMPOUT	output	TCELL19:OUT12.TMIN

Bel wires

virtex7 CFG bel wires
Wire	Pins
TCELL19:OUT10.TMIN	USR_ACCESS.DATA13
TCELL19:OUT11.TMIN	USR_ACCESS.DATA14
TCELL19:OUT12.TMIN	CFG_IO_ACCESS.VGGCOMPOUT
TCELL19:OUT13.TMIN	USR_ACCESS.DATA2
TCELL19:OUT14.TMIN	USR_ACCESS.DATA3
TCELL19:OUT15.TMIN	USR_ACCESS.DATA4
TCELL19:OUT16.TMIN	USR_ACCESS.DATA5
TCELL19:OUT17.TMIN	USR_ACCESS.DATA6
TCELL19:OUT18.TMIN	USR_ACCESS.DATA7
TCELL19:OUT19.TMIN	USR_ACCESS.DATA8
TCELL19:OUT20.TMIN	USR_ACCESS.DATA9
TCELL19:OUT21.TMIN	USR_ACCESS.DATA10
TCELL19:OUT22.TMIN	USR_ACCESS.DATA11
TCELL19:OUT23.TMIN	USR_ACCESS.DATA12
TCELL20:OUT8.TMIN	USR_ACCESS.DATA29
TCELL20:OUT9.TMIN	USR_ACCESS.DATA30
TCELL20:OUT10.TMIN	USR_ACCESS.DATA15
TCELL20:OUT11.TMIN	USR_ACCESS.DATA0
TCELL20:OUT12.TMIN	USR_ACCESS.DATA1
TCELL20:OUT13.TMIN	USR_ACCESS.DATA18
TCELL20:OUT14.TMIN	USR_ACCESS.DATA19
TCELL20:OUT15.TMIN	USR_ACCESS.DATA20
TCELL20:OUT16.TMIN	USR_ACCESS.DATA21
TCELL20:OUT17.TMIN	USR_ACCESS.DATA22
TCELL20:OUT18.TMIN	USR_ACCESS.DATA23
TCELL20:OUT19.TMIN	USR_ACCESS.DATA24
TCELL20:OUT20.TMIN	USR_ACCESS.DATA25
TCELL20:OUT21.TMIN	USR_ACCESS.DATA26
TCELL20:OUT22.TMIN	USR_ACCESS.DATA27
TCELL20:OUT23.TMIN	USR_ACCESS.DATA28
TCELL21:OUT10.TMIN	USR_ACCESS.DATA31
TCELL21:OUT11.TMIN	USR_ACCESS.DATA16
TCELL21:OUT12.TMIN	USR_ACCESS.DATA17
TCELL21:OUT13.TMIN	USR_ACCESS.DATAVALID
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54	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
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0	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-

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Bit

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60	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	ICAP_COMMON:ICAP_WIDTH[1]	BSCAN_COMMON:DISABLE_JTAG[2]
59	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	ICAP_COMMON:ICAP_WIDTH[0]	BSCAN_COMMON:DISABLE_JTAG[1]
58	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	BSCAN_COMMON:DISABLE_JTAG[0]	ICAP_COMMON:ICAP_WIDTH[2]
57	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:GTS_GSR_ENABLE[1]	ICAP_COMMON:ICAP_WIDTH[5]
56	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:GTS_GSR_ENABLE[0]	ICAP_COMMON:ICAP_WIDTH[4]
55	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	ICAP_COMMON:ICAP_WIDTH[3]	STARTUP:GTS_GSR_ENABLE[2]
54	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:PROG_USR[1]	STARTUP:USRCCLK_ENABLE[2]
53	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:PROG_USR[0]	STARTUP:USRCCLK_ENABLE[1]
52	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:USRCCLK_ENABLE[0]	STARTUP:PROG_USR[2]
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50	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	CFG_IO_ACCESS:ENABLE[0]	-
49	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	CFG_IO_ACCESS:ENABLE[2]
48	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
47	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[30]	~BSCAN_COMMON:USERID[31]
46	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[28]	~BSCAN_COMMON:USERID[29]
45	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[26]	~BSCAN_COMMON:USERID[27]
44	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[24]	~BSCAN_COMMON:USERID[25]
43	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[22]	~BSCAN_COMMON:USERID[23]
42	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[20]	~BSCAN_COMMON:USERID[21]
41	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[18]	~BSCAN_COMMON:USERID[19]
40	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[16]	~BSCAN_COMMON:USERID[17]
39	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[14]	~BSCAN_COMMON:USERID[15]
38	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[12]	~BSCAN_COMMON:USERID[13]
37	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[10]	~BSCAN_COMMON:USERID[11]
36	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[8]	~BSCAN_COMMON:USERID[9]
35	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[6]	~BSCAN_COMMON:USERID[7]
34	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[4]	~BSCAN_COMMON:USERID[5]
33	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[2]	~BSCAN_COMMON:USERID[3]
32	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	~BSCAN_COMMON:USERID[0]	~BSCAN_COMMON:USERID[1]
31	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
30	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
29	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
28	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
27	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
26	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
25	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:DCI_CLK_ENABLE[2]	MISC:DCI_CLK_ENABLE[5]
24	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:DCI_CLK_ENABLE[1]	MISC:DCI_CLK_ENABLE[4]
23	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:DCI_CLK_ENABLE[0]	MISC:DCI_CLK_ENABLE[3]
22	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	DCIRESET:ENABLE[1]	-
21	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	DCIRESET:ENABLE[0]	-
20	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	DCIRESET:ENABLE[2]
19	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	BSCAN2:ENABLE	BSCAN3:ENABLE
18	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	BSCAN0:ENABLE	BSCAN1:ENABLE
17	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:GTS_SYNC	STARTUP:GSR_SYNC
16	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
15	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:KEY_CLEAR_ENABLE[2]
14	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:KEY_CLEAR_ENABLE[1]
13	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	STARTUP:KEY_CLEAR_ENABLE[0]	-
12	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
11	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
10	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
9	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
8	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
7	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
6	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
5	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
4	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
3	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
2	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
1	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
0	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-

virtex7 CFG bittile 34
Bit	Frame
Bit	0	1	2	3	4	5	6	7	8	9	10	11	12	13	14	15	16	17	18	19	20	21	22	23	24	25	26	27
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30	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
29	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
28	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
27	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:TCKPIN[0]
26	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
25	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	MISC:TCKPIN[1]	-
24	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
23	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
22	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
21	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
20	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
19	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
18	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
17	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
16	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
15	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
14	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
13	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
12	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
11	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
10	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
9	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
8	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
7	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	DNA_PORT:ENABLE[2]
6	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
5	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	DNA_PORT:ENABLE[0]	-
4	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
3	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
2	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	DNA_PORT:ENABLE[1]
1	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-
0	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-

BSCAN0:ENABLE	33.26.18
BSCAN1:ENABLE	33.27.18
BSCAN2:ENABLE	33.26.19
BSCAN3:ENABLE	33.27.19
STARTUP:GSR_SYNC	33.27.17
STARTUP:GTS_SYNC	33.26.17
non-inverted	[0]

BSCAN_COMMON:DISABLE_JTAG	33.27.60	33.27.59	33.26.58
CFG_IO_ACCESS:ENABLE	33.27.49	33.26.51	33.26.50
DCIRESET:ENABLE	33.27.20	33.26.22	33.26.21
DNA_PORT:ENABLE	34.27.7	34.27.2	34.26.5
ICAP0:ENABLE	33.27.63	33.27.62	33.26.61
ICAP1:ENABLE	33.27.61	33.26.63	33.26.62
STARTUP:GTS_GSR_ENABLE	33.27.55	33.26.57	33.26.56
STARTUP:KEY_CLEAR_ENABLE	33.27.15	33.27.14	33.26.13
STARTUP:PROG_USR	33.27.52	33.26.54	33.26.53
STARTUP:USRCCLK_ENABLE	33.27.54	33.27.53	33.26.52
non-inverted	[2]	[1]	[0]

BSCAN_COMMON:USERID	33.27.47	33.26.47	33.27.46	33.26.46	33.27.45	33.26.45	33.27.44	33.26.44	33.27.43	33.26.43	33.27.42	33.26.42	33.27.41	33.26.41	33.27.40	33.26.40	33.27.39	33.26.39	33.27.38	33.26.38	33.27.37	33.26.37	33.27.36	33.26.36	33.27.35	33.26.35	33.27.34	33.26.34	33.27.33	33.26.33	33.27.32	33.26.32
inverted	~[31]	~[30]	~[29]	~[28]	~[27]	~[26]	~[25]	~[24]	~[23]	~[22]	~[21]	~[20]	~[19]	~[18]	~[17]	~[16]	~[15]	~[14]	~[13]	~[12]	~[11]	~[10]	~[9]	~[8]	~[7]	~[6]	~[5]	~[4]	~[3]	~[2]	~[1]	~[0]

ICAP_COMMON:ICAP_WIDTH	33.27.57	33.27.56	33.26.55	33.27.58	33.26.60	33.26.59
X32	0	0	0	0	0	0
X8	0	0	0	1	1	1
X16	1	1	1	0	0	0

MISC:CCLKPIN	34.27.31
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MISC:INITPIN	31.27.44
MISC:PROGPIN	31.26.42
PULLUP	0
PULLNONE	1

MISC:DCI_CLK_ENABLE	33.27.25	33.27.24	33.27.23	33.26.25	33.26.24	33.26.23
non-inverted	[5]	[4]	[3]	[2]	[1]	[0]

MISC:M0PIN	30.27.50	30.26.53
MISC:M1PIN	30.27.55	30.26.58
MISC:M2PIN	30.27.60	30.27.63
MISC:TCKPIN	34.26.25	34.27.27
MISC:TDIPIN	31.27.50	31.26.53
MISC:TDOPIN	31.27.60	31.27.63
MISC:TMSPIN	31.27.55	31.26.58
PULLUP	0	0
PULLNONE	0	1
PULLDOWN	1	1

Tile SYSMON

Cells: 25

Bel SYSMON

virtex7 SYSMON bel SYSMON
Pin	Direction	Wires
ALM0	output	TCELL2:OUT11.TMIN
ALM1	output	TCELL2:OUT12.TMIN
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57	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_47[2]	SYSMON:INIT_47[3]
56	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_47[0]	SYSMON:INIT_47[1]
55	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_46[14]	SYSMON:INIT_46[15]
54	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_46[12]	SYSMON:INIT_46[13]
53	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_46[10]	SYSMON:INIT_46[11]
52	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_46[8]	SYSMON:INIT_46[9]
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45	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_45[10]	SYSMON:INIT_45[11]
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14	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_41[12]	SYSMON:INIT_41[13]
13	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_41[10]	SYSMON:INIT_41[11]
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11	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_41[6]	SYSMON:INIT_41[7]
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2	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_40[4]	SYSMON:INIT_40[5]
1	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_40[2]	SYSMON:INIT_40[3]
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Bit	Frame
Bit	0	1	2	3	4	5	6	7	8	9	10	11	12	13	14	15	16	17	18	19	20	21	22	23	24	25	26	27	28	29
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30	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4B[12]	SYSMON:INIT_4B[13]
29	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4B[10]	SYSMON:INIT_4B[11]
28	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4B[8]	SYSMON:INIT_4B[9]
27	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4B[6]	SYSMON:INIT_4B[7]
26	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4B[4]	SYSMON:INIT_4B[5]
25	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4B[2]	SYSMON:INIT_4B[3]
24	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4B[0]	SYSMON:INIT_4B[1]
23	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4A[14]	SYSMON:INIT_4A[15]
22	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4A[12]	SYSMON:INIT_4A[13]
21	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4A[10]	SYSMON:INIT_4A[11]
20	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4A[8]	SYSMON:INIT_4A[9]
19	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4A[6]	SYSMON:INIT_4A[7]
18	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4A[4]	SYSMON:INIT_4A[5]
17	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4A[2]	SYSMON:INIT_4A[3]
16	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_4A[0]	SYSMON:INIT_4A[1]
15	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_49[14]	SYSMON:INIT_49[15]
14	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_49[12]	SYSMON:INIT_49[13]
13	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_49[10]	SYSMON:INIT_49[11]
12	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_49[8]	SYSMON:INIT_49[9]
11	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_49[6]	SYSMON:INIT_49[7]
10	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_49[4]	SYSMON:INIT_49[5]
9	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_49[2]	SYSMON:INIT_49[3]
8	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_49[0]	SYSMON:INIT_49[1]
7	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_48[14]	SYSMON:INIT_48[15]
6	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_48[12]	SYSMON:INIT_48[13]
5	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_48[10]	SYSMON:INIT_48[11]
4	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_48[8]	SYSMON:INIT_48[9]
3	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_48[6]	SYSMON:INIT_48[7]
2	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_48[4]	SYSMON:INIT_48[5]
1	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_48[2]	SYSMON:INIT_48[3]
0	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_48[0]	SYSMON:INIT_48[1]

virtex7 SYSMON bittile 3
Bit	Frame
Bit	0	1	2	3	4	5	6	7	8	9	10	11	12	13	14	15	16	17	18	19	20	21	22	23	24	25	26	27	28	29
63	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_57[14]	SYSMON:INIT_57[15]
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21	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_52[10]	SYSMON:INIT_52[11]
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14	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_51[12]	SYSMON:INIT_51[13]
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10	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_51[4]	SYSMON:INIT_51[5]
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6	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	-	SYSMON:INIT_50[12]	SYSMON:INIT_50[13]
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Keyboard shortcuts

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