Clock interconnect

Todo

document

Clock source — spine bottom and top

Todo

document

Bitstream — bottom tiles

The CLKB.* tiles use two bitstream tiles:

  • tile 0: 1×64 (Spartan 3, 3E) or 2×64 (Spartan 3A) tile located in the primary clock spine column, in the bits corresponding to the bottom interconnect row

  • tile 1: 1×16 (Spartan 3, 3E) or 2×16 (Spartan 3A) tile located in the primary clock spine column, in the bits corresponding to the low special area (used for bottom IOB tiles and clock rows in normal columns)

On Spartan 3A devices that have long line splitters, bitstream tile 0 is shared with the LLH.CLKB.S3A tile.

CLKB.S3

This tile is used on Spartan 3.

CLKB.S3 bittile 0
RowColumn
0
0 INT:MUX.OMUX10.N[0]
1 ~INT:INV.0.CLK.IMUX.SEL0
2 INT:MUX.CLK.IMUX.SEL0[3]
3 INT:MUX.CLK.IMUX.SEL0[2]
4 INT:MUX.CLK.IMUX.SEL0[0]
5 INT:MUX.CLK.IMUX.CLK0[0]
6 INT:MUX.CLK.IMUX.CLK0[1]
7 INT:MUX.CLK.IMUX.SEL0[1]
8 INT:MUX.CLK.IMUX.CLK0[2]
9 INT:MUX.CLK.IMUX.CLK0[3]
10 BUFGMUX0:MUX.CLK[0]
11 BUFGMUX0:MUX.CLK[3]
12 BUFGMUX0:MUX.CLK[2]
13 BUFGMUX0:MUX.CLK[1]
14 BUFGMUX1:MUX.CLK[0]
15 BUFGMUX1:MUX.CLK[3]
16 BUFGMUX1:MUX.CLK[2]
17 BUFGMUX1:MUX.CLK[1]
18 BUFGMUX1:DISABLE_ATTR
19 INT:MUX.CLK.IMUX.CLK1[2]
20 INT:MUX.CLK.IMUX.CLK1[3]
21 INT:MUX.CLK.IMUX.SEL1[0]
22 INT:MUX.CLK.IMUX.CLK1[0]
23 INT:MUX.CLK.IMUX.CLK1[1]
24 INT:MUX.CLK.IMUX.SEL1[1]
25 INT:MUX.CLK.IMUX.SEL1[3]
26 INT:MUX.CLK.IMUX.SEL1[2]
27 ~INT:INV.0.CLK.IMUX.SEL1
28 BUFGMUX2:MUX.CLK[0]
29 BUFGMUX2:MUX.CLK[3]
30 BUFGMUX2:MUX.CLK[2]
31 BUFGMUX2:MUX.CLK[1]
32 BUFGMUX2:DISABLE_ATTR
33 INT:MUX.CLK.IMUX.CLK2[2]
34 INT:MUX.CLK.IMUX.CLK2[3]
35 INT:MUX.CLK.IMUX.SEL2[0]
36 INT:MUX.CLK.IMUX.CLK2[0]
37 INT:MUX.CLK.IMUX.CLK2[1]
38 INT:MUX.CLK.IMUX.SEL2[1]
39 INT:MUX.CLK.IMUX.SEL2[3]
40 INT:MUX.CLK.IMUX.SEL2[2]
41 ~INT:INV.0.CLK.IMUX.SEL2
42 INT:MUX.OMUX12.N[0]
43 INT:MUX.OMUX15.N[0]
44 INT:MUX.OMUX12.N[2]
45 INT:MUX.OMUX12.N[1]
46 INT:MUX.OMUX15.N[1]
47 INT:MUX.OMUX15.N[2]
48 BUFGMUX3:MUX.CLK[0]
49 BUFGMUX3:MUX.CLK[3]
50 BUFGMUX3:MUX.CLK[2]
51 BUFGMUX3:MUX.CLK[1]
52 BUFGMUX3:DISABLE_ATTR
53 INT:MUX.CLK.IMUX.CLK3[2]
54 INT:MUX.CLK.IMUX.CLK3[3]
55 INT:MUX.CLK.IMUX.SEL3[0]
56 INT:MUX.CLK.IMUX.CLK3[0]
57 INT:MUX.CLK.IMUX.CLK3[1]
58 INT:MUX.CLK.IMUX.SEL3[1]
59 INT:MUX.CLK.IMUX.SEL3[3]
60 INT:MUX.CLK.IMUX.SEL3[2]
61 ~INT:INV.0.CLK.IMUX.SEL3
62 BUFGMUX0:DISABLE_ATTR
CLKB.S3 bittile 1
RowColumn
0
0 -
1 -
2 -
3 -
4 -
5 -
6 -
7 INT:MUX.OMUX11.N[1]
8 INT:MUX.OMUX10.N[2]
9 INT:MUX.OMUX10.N[1]
10 INT:MUX.OMUX11.N[0]
11 INT:MUX.OMUX11.N[2]
INT:MUX.OMUX10.N[1, 0, 8][1, 0, 9][0, 0, 0]
INT:MUX.OMUX11.N[1, 0, 11][1, 0, 7][1, 0, 10]
INT:MUX.OMUX12.N[0, 0, 44][0, 0, 45][0, 0, 42]
INT:MUX.OMUX15.N[0, 0, 47][0, 0, 46][0, 0, 43]
NONE000
CLK.OUT.2001
CLK.OUT.3010
CLK.OUT.0101
CLK.OUT.1110
INT:INV.0.CLK.IMUX.SEL0[0, 0, 1]
INT:INV.0.CLK.IMUX.SEL1[0, 0, 27]
INT:INV.0.CLK.IMUX.SEL2[0, 0, 41]
INT:INV.0.CLK.IMUX.SEL3[0, 0, 61]
Inverted~[0]
INT:MUX.CLK.IMUX.CLK0[0, 0, 9][0, 0, 8][0, 0, 6][0, 0, 5]
INT:MUX.CLK.IMUX.SEL0[0, 0, 2][0, 0, 3][0, 0, 7][0, 0, 4]
PULLUP0000
DBL.W0.20001
DBL.W1.20010
DBL.W0.10101
DBL.W1.10110
DBL.E0.11001
DBL.E1.11010
DBL.E0.01101
DBL.E1.01110
BUFGMUX0:MUX.CLK[0, 0, 11][0, 0, 12][0, 0, 13][0, 0, 10]
BUFGMUX1:MUX.CLK[0, 0, 15][0, 0, 16][0, 0, 17][0, 0, 14]
BUFGMUX2:MUX.CLK[0, 0, 29][0, 0, 30][0, 0, 31][0, 0, 28]
BUFGMUX3:MUX.CLK[0, 0, 49][0, 0, 50][0, 0, 51][0, 0, 48]
INT0001
CKI0010
DCM_OUT_L0100
DCM_OUT_R1000
BUFGMUX0:DISABLE_ATTR[0, 0, 62]
BUFGMUX1:DISABLE_ATTR[0, 0, 18]
BUFGMUX2:DISABLE_ATTR[0, 0, 32]
BUFGMUX3:DISABLE_ATTR[0, 0, 52]
LOW0
HIGH1
INT:MUX.CLK.IMUX.CLK1[0, 0, 20][0, 0, 19][0, 0, 23][0, 0, 22]
INT:MUX.CLK.IMUX.SEL1[0, 0, 25][0, 0, 26][0, 0, 24][0, 0, 21]
PULLUP0000
DBL.W2.20001
DBL.W3.20010
DBL.W2.10101
DBL.W3.10110
DBL.E2.11001
DBL.E3.11010
DBL.E2.01101
DBL.E3.01110
INT:MUX.CLK.IMUX.CLK2[0, 0, 34][0, 0, 33][0, 0, 37][0, 0, 36]
INT:MUX.CLK.IMUX.SEL2[0, 0, 39][0, 0, 40][0, 0, 38][0, 0, 35]
PULLUP0000
DBL.W4.20001
DBL.W5.20010
DBL.W4.10101
DBL.W5.10110
DBL.E4.11001
DBL.E5.11010
DBL.E4.01101
DBL.E5.01110
INT:MUX.CLK.IMUX.CLK3[0, 0, 54][0, 0, 53][0, 0, 57][0, 0, 56]
INT:MUX.CLK.IMUX.SEL3[0, 0, 59][0, 0, 60][0, 0, 58][0, 0, 55]
PULLUP0000
DBL.W6.20001
DBL.W7.20010
DBL.W6.10101
DBL.W7.10110
DBL.E6.11001
DBL.E7.11010
DBL.E6.01101
DBL.E7.01110

CLKB.S3E

This tile is used on Spartan 3E.

CLKB.S3E bittile 0
RowColumn
0
0 INT:MUX.CLK.IMUX.SEL3[1]
1 INT:MUX.CLK.IMUX.CLK3[1]
2 INT:MUX.CLK.IMUX.CLK3[0]
3 INT:MUX.CLK.IMUX.SEL3[0]
4 INT:MUX.CLK.IMUX.CLK3[2]
5 INT:MUX.CLK.IMUX.CLK3[3]
6 BUFGMUX3:MUX.CLK[0]
7 BUFGMUX3:MUX.CLK[4]
8 BUFGMUX3:MUX.CLK[3]
9 BUFGMUX3:MUX.CLK[1]
10 BUFGMUX3:MUX.CLK[2]
11 BUFGMUX2:MUX.CLK[0]
12 BUFGMUX2:MUX.CLK[4]
13 BUFGMUX2:MUX.CLK[3]
14 BUFGMUX2:MUX.CLK[1]
15 BUFGMUX2:MUX.CLK[2]
16 INT:MUX.CLK.IMUX.CLK2[3]
17 INT:MUX.CLK.IMUX.CLK2[2]
18 INT:MUX.CLK.IMUX.SEL2[1]
19 INT:MUX.CLK.IMUX.CLK2[1]
20 INT:MUX.CLK.IMUX.CLK2[0]
21 INT:MUX.CLK.IMUX.SEL2[0]
22 INT:MUX.CLK.IMUX.SEL2[2]
23 INT:MUX.CLK.IMUX.SEL2[3]
24 ~INT:INV.0.CLK.IMUX.SEL2
25 BUFGMUX2:DISABLE_ATTR
26 BUFGMUX1:MUX.CLK[0]
27 BUFGMUX1:MUX.CLK[4]
28 BUFGMUX1:MUX.CLK[3]
29 BUFGMUX1:MUX.CLK[1]
30 BUFGMUX1:MUX.CLK[2]
31 BUFGMUX1:DISABLE_ATTR
32 INT:MUX.CLK.IMUX.CLK1[3]
33 INT:MUX.CLK.IMUX.CLK1[2]
34 INT:MUX.CLK.IMUX.SEL1[1]
35 INT:MUX.CLK.IMUX.CLK1[1]
36 INT:MUX.CLK.IMUX.CLK1[0]
37 INT:MUX.CLK.IMUX.SEL1[0]
38 INT:MUX.CLK.IMUX.SEL1[2]
39 INT:MUX.CLK.IMUX.SEL1[3]
40 ~INT:INV.0.CLK.IMUX.SEL1
41 INT:MUX.OMUX12.N[0]
42 INT:MUX.OMUX15.N[0]
43 INT:MUX.OMUX12.N[2]
44 INT:MUX.OMUX12.N[1]
45 INT:MUX.OMUX15.N[1]
46 INT:MUX.OMUX15.N[2]
47 BUFGMUX0:MUX.CLK[0]
48 BUFGMUX0:MUX.CLK[4]
49 BUFGMUX0:MUX.CLK[3]
50 BUFGMUX0:MUX.CLK[1]
51 BUFGMUX0:MUX.CLK[2]
52 BUFGMUX0:DISABLE_ATTR
53 INT:MUX.CLK.IMUX.CLK0[3]
54 INT:MUX.CLK.IMUX.CLK0[2]
55 INT:MUX.CLK.IMUX.SEL0[1]
56 INT:MUX.CLK.IMUX.CLK0[1]
57 INT:MUX.CLK.IMUX.CLK0[0]
58 INT:MUX.CLK.IMUX.SEL0[0]
59 INT:MUX.CLK.IMUX.SEL0[2]
60 INT:MUX.CLK.IMUX.SEL0[3]
61 ~INT:INV.0.CLK.IMUX.SEL0
62 BUFGMUX3:DISABLE_ATTR
CLKB.S3E bittile 1
RowColumn
0
0 -
1 -
2 -
3 -
4 -
5 -
6 -
7 INT:MUX.OMUX11.N[2]
8 INT:MUX.OMUX10.N[0]
9 ~INT:INV.0.CLK.IMUX.SEL3
10 INT:MUX.CLK.IMUX.SEL3[3]
11 INT:MUX.CLK.IMUX.SEL3[2]
12 INT:MUX.OMUX10.N[2]
13 INT:MUX.OMUX10.N[1]
14 INT:MUX.OMUX11.N[1]
15 INT:MUX.OMUX11.N[0]
INT:MUX.CLK.IMUX.CLK3[0, 0, 5][0, 0, 4][0, 0, 1][0, 0, 2]
INT:MUX.CLK.IMUX.SEL3[1, 0, 10][1, 0, 11][0, 0, 0][0, 0, 3]
PULLUP0000
DBL.W0.20001
DBL.W1.20010
DBL.W0.10101
DBL.W1.10110
DBL.E0.11001
DBL.E1.11010
DBL.E0.01101
DBL.E1.01110
BUFGMUX0:MUX.CLK[0, 0, 48][0, 0, 49][0, 0, 51][0, 0, 50][0, 0, 47]
BUFGMUX1:MUX.CLK[0, 0, 27][0, 0, 28][0, 0, 30][0, 0, 29][0, 0, 26]
BUFGMUX2:MUX.CLK[0, 0, 12][0, 0, 13][0, 0, 15][0, 0, 14][0, 0, 11]
BUFGMUX3:MUX.CLK[0, 0, 7][0, 0, 8][0, 0, 10][0, 0, 9][0, 0, 6]
INT00001
CKIL00010
CKIR00100
DCM_OUT_L01000
DCM_OUT_R10000
INT:MUX.CLK.IMUX.CLK2[0, 0, 16][0, 0, 17][0, 0, 19][0, 0, 20]
INT:MUX.CLK.IMUX.SEL2[0, 0, 23][0, 0, 22][0, 0, 18][0, 0, 21]
PULLUP0000
DBL.W2.20001
DBL.W3.20010
DBL.W2.10101
DBL.W3.10110
DBL.E2.11001
DBL.E3.11010
DBL.E2.01101
DBL.E3.01110
INT:INV.0.CLK.IMUX.SEL0[0, 0, 61]
INT:INV.0.CLK.IMUX.SEL1[0, 0, 40]
INT:INV.0.CLK.IMUX.SEL2[0, 0, 24]
INT:INV.0.CLK.IMUX.SEL3[1, 0, 9]
Inverted~[0]
BUFGMUX0:DISABLE_ATTR[0, 0, 52]
BUFGMUX1:DISABLE_ATTR[0, 0, 31]
BUFGMUX2:DISABLE_ATTR[0, 0, 25]
BUFGMUX3:DISABLE_ATTR[0, 0, 62]
LOW0
HIGH1
INT:MUX.CLK.IMUX.CLK1[0, 0, 32][0, 0, 33][0, 0, 35][0, 0, 36]
INT:MUX.CLK.IMUX.SEL1[0, 0, 39][0, 0, 38][0, 0, 34][0, 0, 37]
PULLUP0000
DBL.W4.20001
DBL.W5.20010
DBL.W4.10101
DBL.W5.10110
DBL.E4.11001
DBL.E5.11010
DBL.E4.01101
DBL.E5.01110
INT:MUX.OMUX10.N[1, 0, 12][1, 0, 13][1, 0, 8]
INT:MUX.OMUX11.N[1, 0, 7][1, 0, 14][1, 0, 15]
INT:MUX.OMUX12.N[0, 0, 43][0, 0, 44][0, 0, 41]
INT:MUX.OMUX15.N[0, 0, 46][0, 0, 45][0, 0, 42]
NONE000
CLK.OUT.2001
CLK.OUT.3010
CLK.OUT.0101
CLK.OUT.1110
INT:MUX.CLK.IMUX.CLK0[0, 0, 53][0, 0, 54][0, 0, 56][0, 0, 57]
INT:MUX.CLK.IMUX.SEL0[0, 0, 60][0, 0, 59][0, 0, 55][0, 0, 58]
PULLUP0000
DBL.W6.20001
DBL.W7.20010
DBL.W6.10101
DBL.W7.10110
DBL.E6.11001
DBL.E7.11010
DBL.E6.01101
DBL.E7.01110

CLKB.S3A

This tile is used on Spartan 3A and 3A DSP.

CLKB.S3A bittile 0
RowColumn
0
0 INT:MUX.CLK.IMUX.SEL3[1]
1 INT:MUX.CLK.IMUX.CLK3[1]
2 INT:MUX.CLK.IMUX.CLK3[0]
3 INT:MUX.CLK.IMUX.SEL3[0]
4 INT:MUX.CLK.IMUX.CLK3[2]
5 INT:MUX.CLK.IMUX.CLK3[3]
6 BUFGMUX3:MUX.CLK[0]
7 BUFGMUX3:MUX.CLK[4]
8 BUFGMUX3:MUX.CLK[3]
9 BUFGMUX3:MUX.CLK[1]
10 BUFGMUX3:MUX.CLK[2]
11 BUFGMUX2:MUX.CLK[0]
12 BUFGMUX2:MUX.CLK[4]
13 BUFGMUX2:MUX.CLK[3]
14 BUFGMUX2:MUX.CLK[1]
15 BUFGMUX2:MUX.CLK[2]
16 INT:MUX.CLK.IMUX.CLK2[3]
17 INT:MUX.CLK.IMUX.CLK2[2]
18 INT:MUX.CLK.IMUX.SEL2[1]
19 INT:MUX.CLK.IMUX.CLK2[1]
20 INT:MUX.CLK.IMUX.CLK2[0]
21 INT:MUX.CLK.IMUX.SEL2[0]
22 INT:MUX.CLK.IMUX.SEL2[2]
23 INT:MUX.CLK.IMUX.SEL2[3]
24 ~INT:INV.0.CLK.IMUX.SEL2
25 BUFGMUX2:DISABLE_ATTR
26 BUFGMUX1:MUX.CLK[0]
27 BUFGMUX1:MUX.CLK[4]
28 BUFGMUX1:MUX.CLK[3]
29 BUFGMUX1:MUX.CLK[1]
30 BUFGMUX1:MUX.CLK[2]
31 BUFGMUX1:DISABLE_ATTR
32 INT:MUX.CLK.IMUX.CLK1[3]
33 INT:MUX.CLK.IMUX.CLK1[2]
34 INT:MUX.CLK.IMUX.SEL1[1]
35 INT:MUX.CLK.IMUX.CLK1[1]
36 INT:MUX.CLK.IMUX.CLK1[0]
37 INT:MUX.CLK.IMUX.SEL1[0]
38 INT:MUX.CLK.IMUX.SEL1[2]
39 INT:MUX.CLK.IMUX.SEL1[3]
40 ~INT:INV.0.CLK.IMUX.SEL1
41 INT:MUX.OMUX12.N[0]
42 INT:MUX.OMUX15.N[0]
43 INT:MUX.OMUX12.N[2]
44 INT:MUX.OMUX12.N[1]
45 INT:MUX.OMUX15.N[1]
46 INT:MUX.OMUX15.N[2]
47 BUFGMUX0:MUX.CLK[0]
48 BUFGMUX0:MUX.CLK[4]
49 BUFGMUX0:MUX.CLK[3]
50 BUFGMUX0:MUX.CLK[1]
51 BUFGMUX0:MUX.CLK[2]
52 BUFGMUX0:DISABLE_ATTR
53 INT:MUX.CLK.IMUX.CLK0[3]
54 INT:MUX.CLK.IMUX.CLK0[2]
55 INT:MUX.CLK.IMUX.SEL0[1]
56 INT:MUX.CLK.IMUX.CLK0[1]
57 INT:MUX.CLK.IMUX.CLK0[0]
58 INT:MUX.CLK.IMUX.SEL0[0]
59 INT:MUX.CLK.IMUX.SEL0[2]
60 INT:MUX.CLK.IMUX.SEL0[3]
61 ~INT:INV.0.CLK.IMUX.SEL0
62 BUFGMUX3:DISABLE_ATTR
CLKB.S3A bittile 1
RowColumn
01
0 -INT:MUX.OMUX11.N[2]
1 -INT:MUX.OMUX10.N[0]
2 ~INT:INV.0.CLK.IMUX.SEL3INT:MUX.OMUX10.N[1]
3 INT:MUX.CLK.IMUX.SEL3[3]INT:MUX.OMUX11.N[1]
4 INT:MUX.CLK.IMUX.SEL3[2]INT:MUX.OMUX11.N[0]
5 -INT:MUX.OMUX10.N[2]
INT:MUX.CLK.IMUX.CLK3[0, 0, 5][0, 0, 4][0, 0, 1][0, 0, 2]
INT:MUX.CLK.IMUX.SEL3[1, 0, 3][1, 0, 4][0, 0, 0][0, 0, 3]
PULLUP0000
DBL.W0.20001
DBL.W1.20010
DBL.W0.10101
DBL.W1.10110
DBL.E0.11001
DBL.E1.11010
DBL.E0.01101
DBL.E1.01110
BUFGMUX0:MUX.CLK[0, 0, 48][0, 0, 49][0, 0, 51][0, 0, 50][0, 0, 47]
BUFGMUX1:MUX.CLK[0, 0, 27][0, 0, 28][0, 0, 30][0, 0, 29][0, 0, 26]
BUFGMUX2:MUX.CLK[0, 0, 12][0, 0, 13][0, 0, 15][0, 0, 14][0, 0, 11]
BUFGMUX3:MUX.CLK[0, 0, 7][0, 0, 8][0, 0, 10][0, 0, 9][0, 0, 6]
INT00001
CKIL00010
CKIR00100
DCM_OUT_L01000
DCM_OUT_R10000
INT:MUX.CLK.IMUX.CLK2[0, 0, 16][0, 0, 17][0, 0, 19][0, 0, 20]
INT:MUX.CLK.IMUX.SEL2[0, 0, 23][0, 0, 22][0, 0, 18][0, 0, 21]
PULLUP0000
DBL.W2.20001
DBL.W3.20010
DBL.W2.10101
DBL.W3.10110
DBL.E2.11001
DBL.E3.11010
DBL.E2.01101
DBL.E3.01110
INT:INV.0.CLK.IMUX.SEL0[0, 0, 61]
INT:INV.0.CLK.IMUX.SEL1[0, 0, 40]
INT:INV.0.CLK.IMUX.SEL2[0, 0, 24]
INT:INV.0.CLK.IMUX.SEL3[1, 0, 2]
Inverted~[0]
BUFGMUX0:DISABLE_ATTR[0, 0, 52]
BUFGMUX1:DISABLE_ATTR[0, 0, 31]
BUFGMUX2:DISABLE_ATTR[0, 0, 25]
BUFGMUX3:DISABLE_ATTR[0, 0, 62]
LOW0
HIGH1
INT:MUX.CLK.IMUX.CLK1[0, 0, 32][0, 0, 33][0, 0, 35][0, 0, 36]
INT:MUX.CLK.IMUX.SEL1[0, 0, 39][0, 0, 38][0, 0, 34][0, 0, 37]
PULLUP0000
DBL.W4.20001
DBL.W5.20010
DBL.W4.10101
DBL.W5.10110
DBL.E4.11001
DBL.E5.11010
DBL.E4.01101
DBL.E5.01110
INT:MUX.OMUX10.N[1, 1, 5][1, 1, 2][1, 1, 1]
INT:MUX.OMUX11.N[1, 1, 0][1, 1, 3][1, 1, 4]
INT:MUX.OMUX12.N[0, 0, 43][0, 0, 44][0, 0, 41]
INT:MUX.OMUX15.N[0, 0, 46][0, 0, 45][0, 0, 42]
NONE000
CLK.OUT.2001
CLK.OUT.3010
CLK.OUT.0101
CLK.OUT.1110
INT:MUX.CLK.IMUX.CLK0[0, 0, 53][0, 0, 54][0, 0, 56][0, 0, 57]
INT:MUX.CLK.IMUX.SEL0[0, 0, 60][0, 0, 59][0, 0, 55][0, 0, 58]
PULLUP0000
DBL.W6.20001
DBL.W7.20010
DBL.W6.10101
DBL.W7.10110
DBL.E6.11001
DBL.E7.11010
DBL.E6.01101
DBL.E7.01110

Bitstream — top tiles

The CLKT.* tiles use two bitstream tiles:

  • tile 0: 1×64 (Spartan 3, 3E) or 2×64 (Spartan 3A) tile located in the primary clock spine column, in the bits corresponding to the top interconnect row

  • tile 1: 1×16 (Spartan 3, 3E) or 2×16 (Spartan 3A) tile located in the primary clock spine column, in the bits corresponding to the high special area (used for top IOB tiles and clock rows in normal columns)

On Spartan 3A devices that have long line splitters, bitstream tile 0 is shared with the LLH.CLKT.S3A tile.

CLKT.S3

This tile is used on Spartan 3.

CLKT.S3 bittile 0
RowColumn
0
0 -
1 BUFGMUX3:DISABLE_ATTR
2 ~INT:INV.0.CLK.IMUX.SEL0
3 INT:MUX.CLK.IMUX.SEL0[2]
4 INT:MUX.CLK.IMUX.SEL0[3]
5 INT:MUX.CLK.IMUX.SEL0[0]
6 INT:MUX.CLK.IMUX.CLK0[0]
7 INT:MUX.CLK.IMUX.CLK0[1]
8 INT:MUX.CLK.IMUX.SEL0[1]
9 INT:MUX.CLK.IMUX.CLK0[3]
10 INT:MUX.CLK.IMUX.CLK0[2]
11 BUFGMUX0:DISABLE_ATTR
12 BUFGMUX0:MUX.CLK[1]
13 BUFGMUX0:MUX.CLK[2]
14 BUFGMUX0:MUX.CLK[3]
15 BUFGMUX0:MUX.CLK[0]
16 INT:MUX.OMUX5.S[2]
17 INT:MUX.OMUX5.S[1]
18 INT:MUX.OMUX4.S[1]
19 INT:MUX.OMUX4.S[2]
20 INT:MUX.OMUX5.S[0]
21 INT:MUX.OMUX4.S[0]
22 ~INT:INV.0.CLK.IMUX.SEL1
23 INT:MUX.CLK.IMUX.SEL1[2]
24 INT:MUX.CLK.IMUX.SEL1[3]
25 INT:MUX.CLK.IMUX.SEL1[0]
26 INT:MUX.CLK.IMUX.CLK1[0]
27 INT:MUX.CLK.IMUX.CLK1[1]
28 INT:MUX.CLK.IMUX.SEL1[1]
29 INT:MUX.CLK.IMUX.CLK1[3]
30 INT:MUX.CLK.IMUX.CLK1[2]
31 BUFGMUX1:DISABLE_ATTR
32 BUFGMUX1:MUX.CLK[1]
33 BUFGMUX1:MUX.CLK[2]
34 BUFGMUX1:MUX.CLK[3]
35 BUFGMUX1:MUX.CLK[0]
36 ~INT:INV.0.CLK.IMUX.SEL2
37 INT:MUX.CLK.IMUX.SEL2[2]
38 INT:MUX.CLK.IMUX.SEL2[3]
39 INT:MUX.CLK.IMUX.SEL2[0]
40 INT:MUX.CLK.IMUX.CLK2[0]
41 INT:MUX.CLK.IMUX.CLK2[1]
42 INT:MUX.CLK.IMUX.SEL2[1]
43 INT:MUX.CLK.IMUX.CLK2[3]
44 INT:MUX.CLK.IMUX.CLK2[2]
45 BUFGMUX2:DISABLE_ATTR
46 BUFGMUX2:MUX.CLK[1]
47 BUFGMUX2:MUX.CLK[2]
48 BUFGMUX2:MUX.CLK[3]
49 BUFGMUX2:MUX.CLK[0]
50 BUFGMUX3:MUX.CLK[1]
51 BUFGMUX3:MUX.CLK[2]
52 BUFGMUX3:MUX.CLK[3]
53 BUFGMUX3:MUX.CLK[0]
54 INT:MUX.CLK.IMUX.CLK3[3]
55 INT:MUX.CLK.IMUX.CLK3[2]
56 INT:MUX.CLK.IMUX.SEL3[0]
57 INT:MUX.CLK.IMUX.CLK3[0]
58 INT:MUX.CLK.IMUX.CLK3[1]
59 INT:MUX.CLK.IMUX.SEL3[1]
60 INT:MUX.CLK.IMUX.SEL3[2]
61 INT:MUX.CLK.IMUX.SEL3[3]
62 ~INT:INV.0.CLK.IMUX.SEL3
63 INT:MUX.OMUX0.S[0]
CLKT.S3 bittile 1
RowColumn
0
0 INT:MUX.OMUX3.S[2]
1 INT:MUX.OMUX3.S[0]
2 INT:MUX.OMUX0.S[1]
3 INT:MUX.OMUX0.S[2]
4 INT:MUX.OMUX3.S[1]
BUFGMUX0:DISABLE_ATTR[0, 0, 11]
BUFGMUX1:DISABLE_ATTR[0, 0, 31]
BUFGMUX2:DISABLE_ATTR[0, 0, 45]
BUFGMUX3:DISABLE_ATTR[0, 0, 1]
LOW0
HIGH1
INT:INV.0.CLK.IMUX.SEL0[0, 0, 2]
INT:INV.0.CLK.IMUX.SEL1[0, 0, 22]
INT:INV.0.CLK.IMUX.SEL2[0, 0, 36]
INT:INV.0.CLK.IMUX.SEL3[0, 0, 62]
Inverted~[0]
INT:MUX.CLK.IMUX.CLK0[0, 0, 9][0, 0, 10][0, 0, 7][0, 0, 6]
INT:MUX.CLK.IMUX.SEL0[0, 0, 4][0, 0, 3][0, 0, 8][0, 0, 5]
PULLUP0000
DBL.W0.20001
DBL.W1.20010
DBL.W0.10101
DBL.W1.10110
DBL.E0.11001
DBL.E1.11010
DBL.E0.01101
DBL.E1.01110
BUFGMUX0:MUX.CLK[0, 0, 14][0, 0, 13][0, 0, 12][0, 0, 15]
BUFGMUX1:MUX.CLK[0, 0, 34][0, 0, 33][0, 0, 32][0, 0, 35]
BUFGMUX2:MUX.CLK[0, 0, 48][0, 0, 47][0, 0, 46][0, 0, 49]
BUFGMUX3:MUX.CLK[0, 0, 52][0, 0, 51][0, 0, 50][0, 0, 53]
INT0001
CKI0010
DCM_OUT_L0100
DCM_OUT_R1000
INT:MUX.OMUX0.S[1, 0, 3][1, 0, 2][0, 0, 63]
INT:MUX.OMUX3.S[1, 0, 0][1, 0, 4][1, 0, 1]
INT:MUX.OMUX4.S[0, 0, 19][0, 0, 18][0, 0, 21]
INT:MUX.OMUX5.S[0, 0, 16][0, 0, 17][0, 0, 20]
NONE000
CLK.OUT.2001
CLK.OUT.3010
CLK.OUT.0101
CLK.OUT.1110
INT:MUX.CLK.IMUX.CLK1[0, 0, 29][0, 0, 30][0, 0, 27][0, 0, 26]
INT:MUX.CLK.IMUX.SEL1[0, 0, 24][0, 0, 23][0, 0, 28][0, 0, 25]
PULLUP0000
DBL.W2.20001
DBL.W3.20010
DBL.W2.10101
DBL.W3.10110
DBL.E2.11001
DBL.E3.11010
DBL.E2.01101
DBL.E3.01110
INT:MUX.CLK.IMUX.CLK2[0, 0, 43][0, 0, 44][0, 0, 41][0, 0, 40]
INT:MUX.CLK.IMUX.SEL2[0, 0, 38][0, 0, 37][0, 0, 42][0, 0, 39]
PULLUP0000
DBL.W4.20001
DBL.W5.20010
DBL.W4.10101
DBL.W5.10110
DBL.E4.11001
DBL.E5.11010
DBL.E4.01101
DBL.E5.01110
INT:MUX.CLK.IMUX.CLK3[0, 0, 54][0, 0, 55][0, 0, 58][0, 0, 57]
INT:MUX.CLK.IMUX.SEL3[0, 0, 61][0, 0, 60][0, 0, 59][0, 0, 56]
PULLUP0000
DBL.W6.20001
DBL.W7.20010
DBL.W6.10101
DBL.W7.10110
DBL.E6.11001
DBL.E7.11010
DBL.E6.01101
DBL.E7.01110

CLKT.S3E

This tile is used on Spartan 3E.

CLKT.S3E bittile 0
RowColumn
0
0 -
1 BUFGMUX3:DISABLE_ATTR
2 ~INT:INV.0.CLK.IMUX.SEL0
3 INT:MUX.CLK.IMUX.SEL0[3]
4 INT:MUX.CLK.IMUX.SEL0[2]
5 INT:MUX.CLK.IMUX.SEL0[0]
6 INT:MUX.CLK.IMUX.CLK0[0]
7 INT:MUX.CLK.IMUX.CLK0[1]
8 INT:MUX.CLK.IMUX.SEL0[1]
9 INT:MUX.CLK.IMUX.CLK0[2]
10 INT:MUX.CLK.IMUX.CLK0[3]
11 BUFGMUX0:DISABLE_ATTR
12 BUFGMUX0:MUX.CLK[2]
13 BUFGMUX0:MUX.CLK[1]
14 BUFGMUX0:MUX.CLK[3]
15 BUFGMUX0:MUX.CLK[4]
16 BUFGMUX0:MUX.CLK[0]
17 INT:MUX.OMUX5.S[2]
18 INT:MUX.OMUX5.S[1]
19 INT:MUX.OMUX4.S[1]
20 INT:MUX.OMUX4.S[2]
21 INT:MUX.OMUX5.S[0]
22 INT:MUX.OMUX4.S[0]
23 ~INT:INV.0.CLK.IMUX.SEL1
24 INT:MUX.CLK.IMUX.SEL1[3]
25 INT:MUX.CLK.IMUX.SEL1[2]
26 INT:MUX.CLK.IMUX.SEL1[0]
27 INT:MUX.CLK.IMUX.CLK1[0]
28 INT:MUX.CLK.IMUX.CLK1[1]
29 INT:MUX.CLK.IMUX.SEL1[1]
30 INT:MUX.CLK.IMUX.CLK1[2]
31 INT:MUX.CLK.IMUX.CLK1[3]
32 BUFGMUX1:DISABLE_ATTR
33 BUFGMUX1:MUX.CLK[2]
34 BUFGMUX1:MUX.CLK[1]
35 BUFGMUX1:MUX.CLK[3]
36 BUFGMUX1:MUX.CLK[4]
37 BUFGMUX1:MUX.CLK[0]
38 BUFGMUX2:DISABLE_ATTR
39 ~INT:INV.0.CLK.IMUX.SEL2
40 INT:MUX.CLK.IMUX.SEL2[3]
41 INT:MUX.CLK.IMUX.SEL2[2]
42 INT:MUX.CLK.IMUX.SEL2[0]
43 INT:MUX.CLK.IMUX.CLK2[0]
44 INT:MUX.CLK.IMUX.CLK2[1]
45 INT:MUX.CLK.IMUX.SEL2[1]
46 INT:MUX.CLK.IMUX.CLK2[2]
47 INT:MUX.CLK.IMUX.CLK2[3]
48 BUFGMUX2:MUX.CLK[2]
49 BUFGMUX2:MUX.CLK[1]
50 BUFGMUX2:MUX.CLK[3]
51 BUFGMUX2:MUX.CLK[4]
52 BUFGMUX2:MUX.CLK[0]
53 BUFGMUX3:MUX.CLK[2]
54 BUFGMUX3:MUX.CLK[1]
55 BUFGMUX3:MUX.CLK[3]
56 BUFGMUX3:MUX.CLK[4]
57 BUFGMUX3:MUX.CLK[0]
58 INT:MUX.CLK.IMUX.CLK3[3]
59 INT:MUX.CLK.IMUX.CLK3[2]
60 INT:MUX.CLK.IMUX.SEL3[0]
61 INT:MUX.CLK.IMUX.CLK3[0]
62 INT:MUX.CLK.IMUX.CLK3[1]
63 INT:MUX.CLK.IMUX.SEL3[1]
CLKT.S3E bittile 1
RowColumn
0
0 INT:MUX.CLK.IMUX.SEL3[2]
1 INT:MUX.CLK.IMUX.SEL3[3]
2 ~INT:INV.0.CLK.IMUX.SEL3
3 INT:MUX.OMUX0.S[0]
4 INT:MUX.OMUX3.S[2]
5 INT:MUX.OMUX3.S[1]
6 INT:MUX.OMUX0.S[2]
7 INT:MUX.OMUX0.S[1]
8 INT:MUX.OMUX3.S[0]
BUFGMUX0:DISABLE_ATTR[0, 0, 11]
BUFGMUX1:DISABLE_ATTR[0, 0, 32]
BUFGMUX2:DISABLE_ATTR[0, 0, 38]
BUFGMUX3:DISABLE_ATTR[0, 0, 1]
LOW0
HIGH1
INT:INV.0.CLK.IMUX.SEL0[0, 0, 2]
INT:INV.0.CLK.IMUX.SEL1[0, 0, 23]
INT:INV.0.CLK.IMUX.SEL2[0, 0, 39]
INT:INV.0.CLK.IMUX.SEL3[1, 0, 2]
Inverted~[0]
INT:MUX.CLK.IMUX.CLK0[0, 0, 10][0, 0, 9][0, 0, 7][0, 0, 6]
INT:MUX.CLK.IMUX.SEL0[0, 0, 3][0, 0, 4][0, 0, 8][0, 0, 5]
PULLUP0000
DBL.W0.20001
DBL.W1.20010
DBL.W0.10101
DBL.W1.10110
DBL.E0.11001
DBL.E1.11010
DBL.E0.01101
DBL.E1.01110
BUFGMUX0:MUX.CLK[0, 0, 15][0, 0, 14][0, 0, 12][0, 0, 13][0, 0, 16]
BUFGMUX1:MUX.CLK[0, 0, 36][0, 0, 35][0, 0, 33][0, 0, 34][0, 0, 37]
BUFGMUX2:MUX.CLK[0, 0, 51][0, 0, 50][0, 0, 48][0, 0, 49][0, 0, 52]
BUFGMUX3:MUX.CLK[0, 0, 56][0, 0, 55][0, 0, 53][0, 0, 54][0, 0, 57]
INT00001
CKIL00010
CKIR00100
DCM_OUT_L01000
DCM_OUT_R10000
INT:MUX.OMUX0.S[1, 0, 6][1, 0, 7][1, 0, 3]
INT:MUX.OMUX3.S[1, 0, 4][1, 0, 5][1, 0, 8]
INT:MUX.OMUX4.S[0, 0, 20][0, 0, 19][0, 0, 22]
INT:MUX.OMUX5.S[0, 0, 17][0, 0, 18][0, 0, 21]
NONE000
CLK.OUT.2001
CLK.OUT.3010
CLK.OUT.0101
CLK.OUT.1110
INT:MUX.CLK.IMUX.CLK1[0, 0, 31][0, 0, 30][0, 0, 28][0, 0, 27]
INT:MUX.CLK.IMUX.SEL1[0, 0, 24][0, 0, 25][0, 0, 29][0, 0, 26]
PULLUP0000
DBL.W2.20001
DBL.W3.20010
DBL.W2.10101
DBL.W3.10110
DBL.E2.11001
DBL.E3.11010
DBL.E2.01101
DBL.E3.01110
INT:MUX.CLK.IMUX.CLK2[0, 0, 47][0, 0, 46][0, 0, 44][0, 0, 43]
INT:MUX.CLK.IMUX.SEL2[0, 0, 40][0, 0, 41][0, 0, 45][0, 0, 42]
PULLUP0000
DBL.W4.20001
DBL.W5.20010
DBL.W4.10101
DBL.W5.10110
DBL.E4.11001
DBL.E5.11010
DBL.E4.01101
DBL.E5.01110
INT:MUX.CLK.IMUX.CLK3[0, 0, 58][0, 0, 59][0, 0, 62][0, 0, 61]
INT:MUX.CLK.IMUX.SEL3[1, 0, 1][1, 0, 0][0, 0, 63][0, 0, 60]
PULLUP0000
DBL.W6.20001
DBL.W7.20010
DBL.W6.10101
DBL.W7.10110
DBL.E6.11001
DBL.E7.11010
DBL.E6.01101
DBL.E7.01110

CLKT.S3A

This tile is used on Spartan 3A and 3A DSP.

CLKT.S3A bittile 0
RowColumn
0
0 -
1 BUFGMUX3:DISABLE_ATTR
2 ~INT:INV.0.CLK.IMUX.SEL0
3 INT:MUX.CLK.IMUX.SEL0[3]
4 INT:MUX.CLK.IMUX.SEL0[2]
5 INT:MUX.CLK.IMUX.SEL0[0]
6 INT:MUX.CLK.IMUX.CLK0[0]
7 INT:MUX.CLK.IMUX.CLK0[1]
8 INT:MUX.CLK.IMUX.SEL0[1]
9 INT:MUX.CLK.IMUX.CLK0[2]
10 INT:MUX.CLK.IMUX.CLK0[3]
11 BUFGMUX0:DISABLE_ATTR
12 BUFGMUX0:MUX.CLK[2]
13 BUFGMUX0:MUX.CLK[1]
14 BUFGMUX0:MUX.CLK[3]
15 BUFGMUX0:MUX.CLK[4]
16 BUFGMUX0:MUX.CLK[0]
17 INT:MUX.OMUX5.S[2]
18 INT:MUX.OMUX5.S[1]
19 INT:MUX.OMUX4.S[1]
20 INT:MUX.OMUX4.S[2]
21 INT:MUX.OMUX5.S[0]
22 INT:MUX.OMUX4.S[0]
23 ~INT:INV.0.CLK.IMUX.SEL1
24 INT:MUX.CLK.IMUX.SEL1[3]
25 INT:MUX.CLK.IMUX.SEL1[2]
26 INT:MUX.CLK.IMUX.SEL1[1]
27 INT:MUX.CLK.IMUX.CLK1[1]
28 INT:MUX.CLK.IMUX.CLK1[0]
29 INT:MUX.CLK.IMUX.SEL1[0]
30 INT:MUX.CLK.IMUX.CLK1[2]
31 INT:MUX.CLK.IMUX.CLK1[3]
32 BUFGMUX1:DISABLE_ATTR
33 BUFGMUX1:MUX.CLK[2]
34 BUFGMUX1:MUX.CLK[1]
35 BUFGMUX1:MUX.CLK[3]
36 BUFGMUX1:MUX.CLK[4]
37 BUFGMUX1:MUX.CLK[0]
38 BUFGMUX2:DISABLE_ATTR
39 ~INT:INV.0.CLK.IMUX.SEL2
40 INT:MUX.CLK.IMUX.SEL2[3]
41 INT:MUX.CLK.IMUX.SEL2[2]
42 INT:MUX.CLK.IMUX.SEL2[1]
43 INT:MUX.CLK.IMUX.CLK2[1]
44 INT:MUX.CLK.IMUX.CLK2[0]
45 INT:MUX.CLK.IMUX.SEL2[0]
46 INT:MUX.CLK.IMUX.CLK2[2]
47 INT:MUX.CLK.IMUX.CLK2[3]
48 BUFGMUX2:MUX.CLK[2]
49 BUFGMUX2:MUX.CLK[1]
50 BUFGMUX2:MUX.CLK[3]
51 BUFGMUX2:MUX.CLK[4]
52 BUFGMUX2:MUX.CLK[0]
53 BUFGMUX3:MUX.CLK[2]
54 BUFGMUX3:MUX.CLK[1]
55 BUFGMUX3:MUX.CLK[3]
56 BUFGMUX3:MUX.CLK[4]
57 BUFGMUX3:MUX.CLK[0]
58 INT:MUX.CLK.IMUX.CLK3[3]
59 INT:MUX.CLK.IMUX.CLK3[2]
60 INT:MUX.CLK.IMUX.SEL3[0]
61 INT:MUX.CLK.IMUX.CLK3[0]
62 INT:MUX.CLK.IMUX.CLK3[1]
63 INT:MUX.CLK.IMUX.SEL3[1]
CLKT.S3A bittile 1
RowColumn
01
0 INT:MUX.CLK.IMUX.SEL3[2]INT:MUX.OMUX0.S[1]
1 INT:MUX.CLK.IMUX.SEL3[3]INT:MUX.OMUX3.S[0]
2 ~INT:INV.0.CLK.IMUX.SEL3INT:MUX.OMUX0.S[2]
3 -INT:MUX.OMUX0.S[0]
4 -INT:MUX.OMUX3.S[2]
5 -INT:MUX.OMUX3.S[1]
BUFGMUX0:DISABLE_ATTR[0, 0, 11]
BUFGMUX1:DISABLE_ATTR[0, 0, 32]
BUFGMUX2:DISABLE_ATTR[0, 0, 38]
BUFGMUX3:DISABLE_ATTR[0, 0, 1]
LOW0
HIGH1
INT:INV.0.CLK.IMUX.SEL0[0, 0, 2]
INT:INV.0.CLK.IMUX.SEL1[0, 0, 23]
INT:INV.0.CLK.IMUX.SEL2[0, 0, 39]
INT:INV.0.CLK.IMUX.SEL3[1, 0, 2]
Inverted~[0]
INT:MUX.CLK.IMUX.CLK0[0, 0, 10][0, 0, 9][0, 0, 7][0, 0, 6]
INT:MUX.CLK.IMUX.SEL0[0, 0, 3][0, 0, 4][0, 0, 8][0, 0, 5]
PULLUP0000
DBL.W0.20001
DBL.W1.20010
DBL.W0.10101
DBL.W1.10110
DBL.E0.11001
DBL.E1.11010
DBL.E0.01101
DBL.E1.01110
BUFGMUX0:MUX.CLK[0, 0, 15][0, 0, 14][0, 0, 12][0, 0, 13][0, 0, 16]
BUFGMUX1:MUX.CLK[0, 0, 36][0, 0, 35][0, 0, 33][0, 0, 34][0, 0, 37]
BUFGMUX2:MUX.CLK[0, 0, 51][0, 0, 50][0, 0, 48][0, 0, 49][0, 0, 52]
BUFGMUX3:MUX.CLK[0, 0, 56][0, 0, 55][0, 0, 53][0, 0, 54][0, 0, 57]
INT00001
CKIL00010
CKIR00100
DCM_OUT_L01000
DCM_OUT_R10000
INT:MUX.OMUX0.S[1, 1, 2][1, 1, 0][1, 1, 3]
INT:MUX.OMUX3.S[1, 1, 4][1, 1, 5][1, 1, 1]
INT:MUX.OMUX4.S[0, 0, 20][0, 0, 19][0, 0, 22]
INT:MUX.OMUX5.S[0, 0, 17][0, 0, 18][0, 0, 21]
NONE000
CLK.OUT.2001
CLK.OUT.3010
CLK.OUT.0101
CLK.OUT.1110
INT:MUX.CLK.IMUX.CLK1[0, 0, 31][0, 0, 30][0, 0, 27][0, 0, 28]
INT:MUX.CLK.IMUX.SEL1[0, 0, 24][0, 0, 25][0, 0, 26][0, 0, 29]
PULLUP0000
DBL.W2.20001
DBL.W3.20010
DBL.W2.10101
DBL.W3.10110
DBL.E2.11001
DBL.E3.11010
DBL.E2.01101
DBL.E3.01110
INT:MUX.CLK.IMUX.CLK2[0, 0, 47][0, 0, 46][0, 0, 43][0, 0, 44]
INT:MUX.CLK.IMUX.SEL2[0, 0, 40][0, 0, 41][0, 0, 42][0, 0, 45]
PULLUP0000
DBL.W4.20001
DBL.W5.20010
DBL.W4.10101
DBL.W5.10110
DBL.E4.11001
DBL.E5.11010
DBL.E4.01101
DBL.E5.01110
INT:MUX.CLK.IMUX.CLK3[0, 0, 58][0, 0, 59][0, 0, 62][0, 0, 61]
INT:MUX.CLK.IMUX.SEL3[1, 0, 1][1, 0, 0][0, 0, 63][0, 0, 60]
PULLUP0000
DBL.W6.20001
DBL.W7.20010
DBL.W6.10101
DBL.W7.10110
DBL.E6.11001
DBL.E7.11010
DBL.E6.01101
DBL.E7.01110

Clock source — left and right

Todo

document

Bitstream — left tiles

Todo

write

CLKL.S3E

This tile is used on Spartan 3E.

CLKL.S3E bittile 0
RowColumn
0123
0 ----
1 ----
2 ----
3 ----
4 ----
5 ----
6 ----
7 ----
8 ----
9 ----
10 ----
11 ----
12 ----
13 ----
14 ----
15 ----
16 ----
17 ----
18 ----
19 --~BUFGMUX4:INV.S-
20 --~BUFGMUX6:INV.S-
21 ----
22 ----
23 ----
24 ----
25 ----
26 ----
27 ----
28 ----
29 ----
30 ----
31 ----
32 ----
33 ----
34 ----
35 ----
36 ----
37 ----
38 ----
39 ----
40 ----
41 ----
42 ----
43 ----
44 ----
45 ----
46 ----
47 ----
48 ----
49 ----
50 ----
51 ----
52 ----
53 ----
54 ----
55 ----
56 ----
57 ----
58 ----
59 ----
60 ---~BUFGMUX7:INV.S
61 ---~BUFGMUX5:INV.S
CLKL.S3E bittile 1
RowColumn
0123
0 ----
1 ----
2 ----
3 ----
4 ----
5 ----
6 ----
7 ----
8 ----
9 ----
10 ----
11 ----
12 ----
13 ----
14 ----
15 ----
16 ----
17 ----
18 ----
19 --~BUFGMUX0:INV.S-
20 --~BUFGMUX2:INV.S-
21 ----
22 ----
23 ----
24 ----
25 ----
26 ----
27 ----
28 ----
29 ----
30 ----
31 ----
32 ----
33 ----
34 ----
35 ----
36 ----
37 ----
38 ----
39 ----
40 ----
41 ----
42 ----
43 ----
44 ----
45 ----
46 ----
47 ----
48 ----
49 ----
50 ----
51 ----
52 ----
53 ----
54 ----
55 ----
56 ----
57 ----
58 ----
59 ----
60 ---~BUFGMUX3:INV.S
61 ---~BUFGMUX1:INV.S
CLKL.S3E bittile 2
RowColumn
CLKL.S3E bittile 3
RowColumn
01
0 --
1 --
2 --
3 --
4 --
5 --
6 --
7 --
8 --
9 --
10 --
11 --
12 --
13 --
14 --
15 --
16 --
17 --
18 --
19 --
20 --
21 --
22 --
23 --
24 --
25 --
26 --
27 --
28 --
29 --
30 --
31 --
32 --
33 --
34 --
35 --
36 --
37 -BUFGMUX4:MUX.CLK[0]
38 --
39 --
40 --
41 --
42 --
43 --
44 -BUFGMUX4:MUX.CLK[2]
45 --
46 --
47 -BUFGMUX4:MUX.CLK[1]
48 -BUFGMUX5:MUX.CLK[2]
49 -BUFGMUX5:MUX.CLK[1]
50 -BUFGMUX5:MUX.CLK[0]
51 --
52 --
53 --
54 --
55 --
56 --
57 -BUFGMUX6:MUX.CLK[2]
58 --
59 BUFGMUX4:DISABLE_ATTRBUFGMUX6:MUX.CLK[1]
60 BUFGMUX5:DISABLE_ATTRBUFGMUX6:MUX.CLK[0]
61 BUFGMUX6:DISABLE_ATTRBUFGMUX7:MUX.CLK[0]
62 BUFGMUX7:DISABLE_ATTRBUFGMUX7:MUX.CLK[2]
63 PCILOGICSE:ENABLEBUFGMUX7:MUX.CLK[1]
CLKL.S3E bittile 4
RowColumn
01
0 --
1 -BUFGMUX2:MUX.CLK[0]
2 BUFGMUX0:DISABLE_ATTRBUFGMUX2:MUX.CLK[2]
3 -BUFGMUX2:MUX.CLK[1]
4 BUFGMUX1:DISABLE_ATTRBUFGMUX0:MUX.CLK[2]
5 -BUFGMUX0:MUX.CLK[1]
6 --
7 --
8 -BUFGMUX1:MUX.CLK[2]
9 BUFGMUX2:DISABLE_ATTR-
10 BUFGMUX3:DISABLE_ATTR-
11 --
12 --
13 --
14 --
15 -BUFGMUX1:MUX.CLK[1]
16 -BUFGMUX0:MUX.CLK[0]
17 -BUFGMUX1:MUX.CLK[0]
18 -BUFGMUX3:MUX.CLK[0]
19 --
20 --
21 -BUFGMUX3:MUX.CLK[2]
22 -BUFGMUX3:MUX.CLK[1]
BUFGMUX0:INV.S[1, 2, 19]
BUFGMUX1:INV.S[1, 3, 61]
BUFGMUX2:INV.S[1, 2, 20]
BUFGMUX3:INV.S[1, 3, 60]
BUFGMUX4:INV.S[0, 2, 19]
BUFGMUX5:INV.S[0, 3, 61]
BUFGMUX6:INV.S[0, 2, 20]
BUFGMUX7:INV.S[0, 3, 60]
Inverted~[0]
BUFGMUX0:DISABLE_ATTR[4, 0, 2]
BUFGMUX1:DISABLE_ATTR[4, 0, 4]
BUFGMUX2:DISABLE_ATTR[4, 0, 9]
BUFGMUX3:DISABLE_ATTR[4, 0, 10]
BUFGMUX4:DISABLE_ATTR[3, 0, 59]
BUFGMUX5:DISABLE_ATTR[3, 0, 60]
BUFGMUX6:DISABLE_ATTR[3, 0, 61]
BUFGMUX7:DISABLE_ATTR[3, 0, 62]
LOW0
HIGH1
PCILOGICSE:ENABLE[3, 0, 63]
Non-inverted[0]
BUFGMUX0:MUX.CLK[4, 1, 4][4, 1, 5][4, 1, 16]
BUFGMUX1:MUX.CLK[4, 1, 8][4, 1, 15][4, 1, 17]
BUFGMUX2:MUX.CLK[4, 1, 2][4, 1, 3][4, 1, 1]
BUFGMUX3:MUX.CLK[4, 1, 21][4, 1, 22][4, 1, 18]
BUFGMUX4:MUX.CLK[3, 1, 44][3, 1, 47][3, 1, 37]
BUFGMUX5:MUX.CLK[3, 1, 48][3, 1, 49][3, 1, 50]
BUFGMUX6:MUX.CLK[3, 1, 57][3, 1, 59][3, 1, 60]
BUFGMUX7:MUX.CLK[3, 1, 62][3, 1, 63][3, 1, 61]
INT001
CKI010
DCM_OUT100

CLKL.S3A

This tile is used on Spartan 3A.

CLKL.S3A bittile 0
RowColumn
0123
0 ----
1 ----
2 ----
3 ----
4 ----
5 ----
6 ----
7 ----
8 ----
9 ----
10 ----
11 ----
12 ----
13 ----
14 ----
15 ----
16 ----
17 ----
18 ----
19 --~BUFGMUX4:INV.S-
20 --~BUFGMUX6:INV.S-
21 ----
22 ----
23 ----
24 ----
25 ----
26 ----
27 ----
28 ----
29 ----
30 ----
31 ----
32 ----
33 ----
34 ----
35 ----
36 ----
37 ----
38 ----
39 ----
40 ----
41 ----
42 ----
43 ----
44 ----
45 ----
46 ----
47 ----
48 ----
49 ----
50 ----
51 ----
52 ----
53 ----
54 ----
55 ----
56 ----
57 ----
58 ----
59 ----
60 ---~BUFGMUX7:INV.S
61 ---~BUFGMUX5:INV.S
CLKL.S3A bittile 1
RowColumn
0123
0 ----
1 ----
2 ----
3 ----
4 ----
5 ----
6 ----
7 ----
8 ----
9 ----
10 ----
11 ----
12 ----
13 ----
14 ----
15 ----
16 ----
17 ----
18 ----
19 --~BUFGMUX0:INV.S-
20 --~BUFGMUX2:INV.S-
21 ----
22 ----
23 ----
24 ----
25 ----
26 ----
27 ----
28 ----
29 ----
30 ----
31 ----
32 ----
33 ----
34 ----
35 ----
36 ----
37 ----
38 ----
39 ----
40 ----
41 ----
42 ----
43 ----
44 ----
45 ----
46 ----
47 ----
48 ----
49 ----
50 ----
51 ----
52 ----
53 ----
54 ----
55 ----
56 ----
57 ----
58 ----
59 ----
60 ---~BUFGMUX3:INV.S
61 ---~BUFGMUX1:INV.S
CLKL.S3A bittile 2
RowColumn
0
0 -
1 -
2 -
3 -
4 -
5 -
6 -
7 -
8 -
9 -
10 -
11 -
12 -
13 -
14 -
15 -
16 -
17 -
18 -
19 -
20 -
21 -
22 -
23 -
24 -
25 -
26 -
27 -
28 -
29 -
30 -
31 -
32 -
33 -
34 -
35 -
36 -
37 -
38 -
39 -
40 -
41 -
42 -
43 -
44 -
45 -
46 -
47 -
48 -
49 -
50 -
51 -
52 -
53 -
54 PCILOGICSE:ENABLE
55 -
56 BUFGMUX7:DISABLE_ATTR
57 BUFGMUX6:DISABLE_ATTR
58 -
59 -
60 -
61 -
62 BUFGMUX4:DISABLE_ATTR
CLKL.S3A bittile 3
RowColumn
01
0 --
1 --
2 --
3 --
4 --
5 --
6 --
7 --
8 --
9 --
10 --
11 --
12 --
13 --
14 --
15 --
16 --
17 --
18 --
19 --
20 --
21 --
22 --
23 --
24 --
25 --
26 --
27 --
28 --
29 --
30 --
31 --
32 --
33 --
34 --
35 --
36 --
37 --
38 --
39 --
40 --
41 --
42 --
43 --
44 --
45 --
46 --
47 --
48 --
49 --
50 --
51 --
52 --
53 --
54 --
55 --
56 --
57 -BUFGMUX5:DISABLE_ATTR
58 BUFGMUX3:MUX.CLK[1]BUFGMUX7:MUX.CLK[0]
59 BUFGMUX3:MUX.CLK[2]BUFGMUX7:MUX.CLK[2]
60 BUFGMUX3:MUX.CLK[0]BUFGMUX7:MUX.CLK[1]
61 BUFGMUX2:MUX.CLK[1]BUFGMUX6:MUX.CLK[0]
62 BUFGMUX2:MUX.CLK[2]BUFGMUX6:MUX.CLK[2]
63 BUFGMUX2:MUX.CLK[0]BUFGMUX6:MUX.CLK[1]
CLKL.S3A bittile 4
RowColumn
01
0 BUFGMUX1:MUX.CLK[1]BUFGMUX5:MUX.CLK[0]
1 BUFGMUX1:MUX.CLK[2]BUFGMUX5:MUX.CLK[2]
2 BUFGMUX1:MUX.CLK[0]BUFGMUX5:MUX.CLK[1]
3 BUFGMUX0:MUX.CLK[1]BUFGMUX4:MUX.CLK[0]
4 BUFGMUX0:MUX.CLK[2]BUFGMUX4:MUX.CLK[2]
5 BUFGMUX0:MUX.CLK[0]BUFGMUX4:MUX.CLK[1]
6 -BUFGMUX1:DISABLE_ATTR
7 --
8 --
9 --
10 --
11 --
12 --
13 --
14 --
15 --
16 --
17 --
18 PCILOGICSE:DELAY[0]-
19 BUFGMUX3:DISABLE_ATTR-
20 BUFGMUX2:DISABLE_ATTR-
21 PCILOGICSE:DELAY[1]-
22 BUFGMUX0:DISABLE_ATTR-
BUFGMUX0:INV.S[1, 2, 19]
BUFGMUX1:INV.S[1, 3, 61]
BUFGMUX2:INV.S[1, 2, 20]
BUFGMUX3:INV.S[1, 3, 60]
BUFGMUX4:INV.S[0, 2, 19]
BUFGMUX5:INV.S[0, 3, 61]
BUFGMUX6:INV.S[0, 2, 20]
BUFGMUX7:INV.S[0, 3, 60]
Inverted~[0]
PCILOGICSE:ENABLE[2, 0, 54]
Non-inverted[0]
BUFGMUX0:DISABLE_ATTR[4, 0, 22]
BUFGMUX1:DISABLE_ATTR[4, 1, 6]
BUFGMUX2:DISABLE_ATTR[4, 0, 20]
BUFGMUX3:DISABLE_ATTR[4, 0, 19]
BUFGMUX4:DISABLE_ATTR[2, 0, 62]
BUFGMUX5:DISABLE_ATTR[3, 1, 57]
BUFGMUX6:DISABLE_ATTR[2, 0, 57]
BUFGMUX7:DISABLE_ATTR[2, 0, 56]
LOW0
HIGH1
BUFGMUX0:MUX.CLK[4, 0, 4][4, 0, 3][4, 0, 5]
BUFGMUX1:MUX.CLK[4, 0, 1][4, 0, 0][4, 0, 2]
BUFGMUX2:MUX.CLK[3, 0, 62][3, 0, 61][3, 0, 63]
BUFGMUX3:MUX.CLK[3, 0, 59][3, 0, 58][3, 0, 60]
BUFGMUX4:MUX.CLK[4, 1, 4][4, 1, 5][4, 1, 3]
BUFGMUX5:MUX.CLK[4, 1, 1][4, 1, 2][4, 1, 0]
BUFGMUX6:MUX.CLK[3, 1, 62][3, 1, 63][3, 1, 61]
BUFGMUX7:MUX.CLK[3, 1, 59][3, 1, 60][3, 1, 58]
INT001
CKI010
DCM_OUT100
PCILOGICSE:DELAY[4, 0, 21][4, 0, 18]
NILL00
MED01
HIGH10
LOW11

Bitstream — right tiles

Todo

write

CLKR.S3E

This tile is used on Spartan 3E.

CLKR.S3E bittile 0
RowColumn
0123
0 ----
1 ----
2 ----
3 ----
4 ----
5 ----
6 ----
7 ----
8 ----
9 ----
10 ----
11 ----
12 ----
13 ----
14 ----
15 ----
16 ----
17 ----
18 ----
19 --~BUFGMUX4:INV.S-
20 --~BUFGMUX6:INV.S-
21 ----
22 ----
23 ----
24 ----
25 ----
26 ----
27 ----
28 ----
29 ----
30 ----
31 ----
32 ----
33 ----
34 ----
35 ----
36 ----
37 ----
38 ----
39 ----
40 ----
41 ----
42 ----
43 ----
44 ----
45 ----
46 ----
47 ----
48 ----
49 ----
50 ----
51 ----
52 ----
53 ----
54 ----
55 ----
56 ----
57 ----
58 ----
59 ----
60 ---~BUFGMUX7:INV.S
61 ---~BUFGMUX5:INV.S
CLKR.S3E bittile 1
RowColumn
0123
0 ----
1 ----
2 ----
3 ----
4 ----
5 ----
6 ----
7 ----
8 ----
9 ----
10 ----
11 ----
12 ----
13 ----
14 ----
15 ----
16 ----
17 ----
18 ----
19 --~BUFGMUX0:INV.S-
20 --~BUFGMUX2:INV.S-
21 ----
22 ----
23 ----
24 ----
25 ----
26 ----
27 ----
28 ----
29 ----
30 ----
31 ----
32 ----
33 ----
34 ----
35 ----
36 ----
37 ----
38 ----
39 ----
40 ----
41 ----
42 ----
43 ----
44 ----
45 ----
46 ----
47 ----
48 ----
49 ----
50 ----
51 ----
52 ----
53 ----
54 ----
55 ----
56 ----
57 ----
58 ----
59 ----
60 ---~BUFGMUX3:INV.S
61 ---~BUFGMUX1:INV.S
CLKR.S3E bittile 2
RowColumn
CLKR.S3E bittile 3
RowColumn
01
0 --
1 --
2 --
3 --
4 --
5 --
6 --
7 --
8 --
9 --
10 --
11 --
12 --
13 --
14 --
15 --
16 --
17 --
18 --
19 --
20 --
21 --
22 --
23 --
24 --
25 --
26 --
27 --
28 --
29 --
30 --
31 --
32 --
33 --
34 --
35 --
36 --
37 --
38 --
39 --
40 --
41 --
42 --
43 --
44 -BUFGMUX4:MUX.CLK[0]
45 -BUFGMUX4:MUX.CLK[2]
46 --
47 -BUFGMUX4:MUX.CLK[1]
48 -BUFGMUX5:MUX.CLK[0]
49 -BUFGMUX5:MUX.CLK[2]
50 -BUFGMUX5:MUX.CLK[1]
51 --
52 --
53 --
54 BUFGMUX5:DISABLE_ATTR-
55 BUFGMUX4:DISABLE_ATTR-
56 --
57 -BUFGMUX6:MUX.CLK[0]
58 --
59 -BUFGMUX6:MUX.CLK[2]
60 BUFGMUX6:DISABLE_ATTRBUFGMUX6:MUX.CLK[1]
61 BUFGMUX7:DISABLE_ATTRBUFGMUX7:MUX.CLK[0]
62 -BUFGMUX7:MUX.CLK[2]
63 PCILOGICSE:ENABLEBUFGMUX7:MUX.CLK[1]
CLKR.S3E bittile 4
RowColumn
01
0 BUFGMUX0:DISABLE_ATTR-
1 BUFGMUX1:DISABLE_ATTRBUFGMUX0:MUX.CLK[0]
2 BUFGMUX2:DISABLE_ATTRBUFGMUX0:MUX.CLK[2]
3 BUFGMUX3:DISABLE_ATTRBUFGMUX0:MUX.CLK[1]
4 -BUFGMUX1:MUX.CLK[0]
5 -BUFGMUX1:MUX.CLK[2]
6 --
7 --
8 -BUFGMUX1:MUX.CLK[1]
9 --
10 --
11 --
12 --
13 --
14 --
15 -BUFGMUX2:MUX.CLK[0]
16 -BUFGMUX2:MUX.CLK[2]
17 -BUFGMUX2:MUX.CLK[1]
18 -BUFGMUX3:MUX.CLK[0]
19 --
20 --
21 -BUFGMUX3:MUX.CLK[2]
22 --
23 -BUFGMUX3:MUX.CLK[1]
BUFGMUX0:INV.S[1, 2, 19]
BUFGMUX1:INV.S[1, 3, 61]
BUFGMUX2:INV.S[1, 2, 20]
BUFGMUX3:INV.S[1, 3, 60]
BUFGMUX4:INV.S[0, 2, 19]
BUFGMUX5:INV.S[0, 3, 61]
BUFGMUX6:INV.S[0, 2, 20]
BUFGMUX7:INV.S[0, 3, 60]
Inverted~[0]
BUFGMUX0:DISABLE_ATTR[4, 0, 0]
BUFGMUX1:DISABLE_ATTR[4, 0, 1]
BUFGMUX2:DISABLE_ATTR[4, 0, 2]
BUFGMUX3:DISABLE_ATTR[4, 0, 3]
BUFGMUX4:DISABLE_ATTR[3, 0, 55]
BUFGMUX5:DISABLE_ATTR[3, 0, 54]
BUFGMUX6:DISABLE_ATTR[3, 0, 60]
BUFGMUX7:DISABLE_ATTR[3, 0, 61]
LOW0
HIGH1
PCILOGICSE:ENABLE[3, 0, 63]
Non-inverted[0]
BUFGMUX0:MUX.CLK[4, 1, 2][4, 1, 3][4, 1, 1]
BUFGMUX1:MUX.CLK[4, 1, 5][4, 1, 8][4, 1, 4]
BUFGMUX2:MUX.CLK[4, 1, 16][4, 1, 17][4, 1, 15]
BUFGMUX3:MUX.CLK[4, 1, 21][4, 1, 23][4, 1, 18]
BUFGMUX4:MUX.CLK[3, 1, 45][3, 1, 47][3, 1, 44]
BUFGMUX5:MUX.CLK[3, 1, 49][3, 1, 50][3, 1, 48]
BUFGMUX6:MUX.CLK[3, 1, 59][3, 1, 60][3, 1, 57]
BUFGMUX7:MUX.CLK[3, 1, 62][3, 1, 63][3, 1, 61]
INT001
CKI010
DCM_OUT100

CLKR.S3A

This tile is used on Spartan 3A.

CLKR.S3A bittile 0
RowColumn
0123
0 ----
1 ----
2 ----
3 ----
4 ----
5 ----
6 ----
7 ----
8 ----
9 ----
10 ----
11 ----
12 ----
13 ----
14 ----
15 ----
16 ----
17 ----
18 ----
19 --~BUFGMUX4:INV.S-
20 --~BUFGMUX6:INV.S-
21 ----
22 ----
23 ----
24 ----
25 ----
26 ----
27 ----
28 ----
29 ----
30 ----
31 ----
32 ----
33 ----
34 ----
35 ----
36 ----
37 ----
38 ----
39 ----
40 ----
41 ----
42 ----
43 ----
44 ----
45 ----
46 ----
47 ----
48 ----
49 ----
50 ----
51 ----
52 ----
53 ----
54 ----
55 ----
56 ----
57 ----
58 ----
59 ----
60 ---~BUFGMUX7:INV.S
61 ---~BUFGMUX5:INV.S
CLKR.S3A bittile 1
RowColumn
0123
0 ----
1 ----
2 ----
3 ----
4 ----
5 ----
6 ----
7 ----
8 ----
9 ----
10 ----
11 ----
12 ----
13 ----
14 ----
15 ----
16 ----
17 ----
18 ----
19 --~BUFGMUX0:INV.S-
20 --~BUFGMUX2:INV.S-
21 ----
22 ----
23 ----
24 ----
25 ----
26 ----
27 ----
28 ----
29 ----
30 ----
31 ----
32 ----
33 ----
34 ----
35 ----
36 ----
37 ----
38 ----
39 ----
40 ----
41 ----
42 ----
43 ----
44 ----
45 ----
46 ----
47 ----
48 ----
49 ----
50 ----
51 ----
52 ----
53 ----
54 ----
55 ----
56 ----
57 ----
58 ----
59 ----
60 ---~BUFGMUX3:INV.S
61 ---~BUFGMUX1:INV.S
CLKR.S3A bittile 2
RowColumn
CLKR.S3A bittile 3
RowColumn
01
0 --
1 --
2 --
3 --
4 --
5 --
6 --
7 --
8 --
9 --
10 --
11 --
12 --
13 --
14 --
15 --
16 --
17 --
18 --
19 --
20 --
21 --
22 --
23 --
24 --
25 --
26 --
27 --
28 --
29 --
30 --
31 --
32 --
33 --
34 --
35 --
36 --
37 --
38 --
39 --
40 --
41 BUFGMUX4:DISABLE_ATTR-
42 --
43 BUFGMUX6:DISABLE_ATTR-
44 BUFGMUX7:DISABLE_ATTR-
45 PCILOGICSE:ENABLE-
46 --
47 --
48 --
49 --
50 --
51 --
52 --
53 --
54 --
55 --
56 --
57 -BUFGMUX5:DISABLE_ATTR
58 BUFGMUX3:MUX.CLK[1]BUFGMUX7:MUX.CLK[0]
59 BUFGMUX3:MUX.CLK[2]BUFGMUX7:MUX.CLK[2]
60 BUFGMUX3:MUX.CLK[0]BUFGMUX7:MUX.CLK[1]
61 BUFGMUX2:MUX.CLK[1]BUFGMUX6:MUX.CLK[0]
62 BUFGMUX2:MUX.CLK[2]BUFGMUX6:MUX.CLK[2]
63 BUFGMUX2:MUX.CLK[0]BUFGMUX6:MUX.CLK[1]
CLKR.S3A bittile 4
RowColumn
01
0 BUFGMUX1:MUX.CLK[1]BUFGMUX5:MUX.CLK[0]
1 BUFGMUX1:MUX.CLK[2]BUFGMUX5:MUX.CLK[2]
2 BUFGMUX1:MUX.CLK[0]BUFGMUX5:MUX.CLK[1]
3 BUFGMUX0:MUX.CLK[1]BUFGMUX4:MUX.CLK[0]
4 BUFGMUX0:MUX.CLK[2]BUFGMUX4:MUX.CLK[2]
5 BUFGMUX0:MUX.CLK[0]BUFGMUX4:MUX.CLK[1]
6 -BUFGMUX1:DISABLE_ATTR
CLKR.S3A bittile 5
RowColumn
0
0 -
1 BUFGMUX0:DISABLE_ATTR
2 -
3 -
4 -
5 -
6 BUFGMUX2:DISABLE_ATTR
7 BUFGMUX3:DISABLE_ATTR
8 -
9 PCILOGICSE:DELAY[1]
10 -
11 -
12 -
13 -
14 PCILOGICSE:DELAY[0]
BUFGMUX0:INV.S[1, 2, 19]
BUFGMUX1:INV.S[1, 3, 61]
BUFGMUX2:INV.S[1, 2, 20]
BUFGMUX3:INV.S[1, 3, 60]
BUFGMUX4:INV.S[0, 2, 19]
BUFGMUX5:INV.S[0, 3, 61]
BUFGMUX6:INV.S[0, 2, 20]
BUFGMUX7:INV.S[0, 3, 60]
Inverted~[0]
BUFGMUX0:DISABLE_ATTR[5, 0, 1]
BUFGMUX1:DISABLE_ATTR[4, 1, 6]
BUFGMUX2:DISABLE_ATTR[5, 0, 6]
BUFGMUX3:DISABLE_ATTR[5, 0, 7]
BUFGMUX4:DISABLE_ATTR[3, 0, 41]
BUFGMUX5:DISABLE_ATTR[3, 1, 57]
BUFGMUX6:DISABLE_ATTR[3, 0, 43]
BUFGMUX7:DISABLE_ATTR[3, 0, 44]
LOW0
HIGH1
PCILOGICSE:ENABLE[3, 0, 45]
Non-inverted[0]
BUFGMUX0:MUX.CLK[4, 0, 4][4, 0, 3][4, 0, 5]
BUFGMUX1:MUX.CLK[4, 0, 1][4, 0, 0][4, 0, 2]
BUFGMUX2:MUX.CLK[3, 0, 62][3, 0, 61][3, 0, 63]
BUFGMUX3:MUX.CLK[3, 0, 59][3, 0, 58][3, 0, 60]
BUFGMUX4:MUX.CLK[4, 1, 4][4, 1, 5][4, 1, 3]
BUFGMUX5:MUX.CLK[4, 1, 1][4, 1, 2][4, 1, 0]
BUFGMUX6:MUX.CLK[3, 1, 62][3, 1, 63][3, 1, 61]
BUFGMUX7:MUX.CLK[3, 1, 59][3, 1, 60][3, 1, 58]
INT001
CKI010
DCM_OUT100
PCILOGICSE:DELAY[5, 0, 9][5, 0, 14]
NILL00
MED01
HIGH10
LOW11

Default option attributes

DeviceValue
xa3s1400aLOW
xa3s200aLOW
xa3s400aLOW
xa3s700aLOW
xa3sd1800aLOW
xa3sd3400aLOW
xc3s1400aLOW
xc3s1400anLOW
xc3s200aLOW
xc3s200anLOW
xc3s400aLOW
xc3s400anLOW
xc3s50aMED
xc3s50anMED
xc3s700aLOW
xc3s700anLOW
xc3sd1800aLOW
xc3sd3400aLOW

The CLKC clock center tile

The CLKC tile is located in the center of the FPGA (intersection of primary vertical and horizontal clock spines) of all devices except xc3s50a. It has permanent buffers forwarding the clock signals from CLKB and CLKT to GCLKVM. It has no configuration.

Todo

describe exact forwarding

The CLKC_50A clock center tile

Todo

document

CLKC_50A bittile 0
RowColumn
01
0 -CLKC_50A:MUX.OUT_L0
1 -CLKC_50A:MUX.OUT_L1
2 -CLKC_50A:MUX.OUT_L2
3 -CLKC_50A:MUX.OUT_L3
4 -CLKC_50A:MUX.OUT_L4
5 -CLKC_50A:MUX.OUT_L5
6 -CLKC_50A:MUX.OUT_L6
7 -CLKC_50A:MUX.OUT_L7
8 -CLKC_50A:MUX.OUT_R0
9 -CLKC_50A:MUX.OUT_R1
10 -CLKC_50A:MUX.OUT_R2
11 -CLKC_50A:MUX.OUT_R3
12 -CLKC_50A:MUX.OUT_R4
13 -CLKC_50A:MUX.OUT_R5
14 -CLKC_50A:MUX.OUT_R6
15 -CLKC_50A:MUX.OUT_R7
CLKC_50A:MUX.OUT_L0[0, 1, 0]
IN_B00
IN_L01
CLKC_50A:MUX.OUT_L1[0, 1, 1]
IN_B10
IN_L11
CLKC_50A:MUX.OUT_L2[0, 1, 2]
IN_B20
IN_L21
CLKC_50A:MUX.OUT_L3[0, 1, 3]
IN_B30
IN_L31
CLKC_50A:MUX.OUT_L4[0, 1, 4]
IN_T00
IN_L41
CLKC_50A:MUX.OUT_L5[0, 1, 5]
IN_T10
IN_L51
CLKC_50A:MUX.OUT_L6[0, 1, 6]
IN_T20
IN_L61
CLKC_50A:MUX.OUT_L7[0, 1, 7]
IN_T30
IN_L71
CLKC_50A:MUX.OUT_R0[0, 1, 8]
IN_B00
IN_R01
CLKC_50A:MUX.OUT_R1[0, 1, 9]
IN_B10
IN_R11
CLKC_50A:MUX.OUT_R2[0, 1, 10]
IN_B20
IN_R21
CLKC_50A:MUX.OUT_R3[0, 1, 11]
IN_B30
IN_R31
CLKC_50A:MUX.OUT_R4[0, 1, 12]
IN_T00
IN_R41
CLKC_50A:MUX.OUT_R5[0, 1, 13]
IN_T10
IN_R51
CLKC_50A:MUX.OUT_R6[0, 1, 14]
IN_T20
IN_R61
CLKC_50A:MUX.OUT_R7[0, 1, 15]
IN_T30
IN_R71

The GCLKVM secondary clock center tiles

The GCLKVM tiles are located on the intersection of secondary vertical clock spines and the horizontal clock spine.

Todo

document

GCLKVM.S3

GCLKVM.S3 bittile 0
RowColumn
0
0 -
1 -
2 -
3 -
4 -
5 -
6 -
7 -
8 -
9 -
10 -
11 -
12 -
13 -
14 -
15 -
16 -
17 -
18 -
19 -
20 -
21 -
22 -
23 -
24 -
25 -
26 -
27 -
28 -
29 -
30 GCLKVM:BUF.OUT_B3
31 GCLKVM:BUF.OUT_B4
32 GCLKVM:BUF.OUT_B5
33 GCLKVM:BUF.OUT_B6
34 GCLKVM:BUF.OUT_B2
35 GCLKVM:BUF.OUT_B7
36 GCLKVM:BUF.OUT_B1
37 -
38 GCLKVM:BUF.OUT_B0
GCLKVM.S3 bittile 1
RowColumn
0
0 -
1 -
2 -
3 -
4 -
5 -
6 -
7 -
8 -
9 -
10 -
11 -
12 -
13 -
14 -
15 -
16 -
17 -
18 -
19 -
20 -
21 -
22 -
23 -
24 -
25 GCLKVM:BUF.OUT_T0
26 -
27 GCLKVM:BUF.OUT_T1
28 GCLKVM:BUF.OUT_T7
29 GCLKVM:BUF.OUT_T2
30 GCLKVM:BUF.OUT_T6
31 GCLKVM:BUF.OUT_T5
32 GCLKVM:BUF.OUT_T4
33 GCLKVM:BUF.OUT_T3
GCLKVM:BUF.OUT_B0[0, 0, 38]
GCLKVM:BUF.OUT_B1[0, 0, 36]
GCLKVM:BUF.OUT_B2[0, 0, 34]
GCLKVM:BUF.OUT_B3[0, 0, 30]
GCLKVM:BUF.OUT_B4[0, 0, 31]
GCLKVM:BUF.OUT_B5[0, 0, 32]
GCLKVM:BUF.OUT_B6[0, 0, 33]
GCLKVM:BUF.OUT_B7[0, 0, 35]
GCLKVM:BUF.OUT_T0[1, 0, 25]
GCLKVM:BUF.OUT_T1[1, 0, 27]
GCLKVM:BUF.OUT_T2[1, 0, 29]
GCLKVM:BUF.OUT_T3[1, 0, 33]
GCLKVM:BUF.OUT_T4[1, 0, 32]
GCLKVM:BUF.OUT_T5[1, 0, 31]
GCLKVM:BUF.OUT_T6[1, 0, 30]
GCLKVM:BUF.OUT_T7[1, 0, 28]
Non-inverted[0]

GCLKVM.S3E

GCLKVM.S3E bittile 0
RowColumn
0
0 -
1 -
2 -
3 -
4 -
5 -
6 -
7 -
8 -
9 -
10 -
11 -
12 -
13 -
14 -
15 -
16 -
17 -
18 -
19 -
20 GCLKVM:MUX.OUT_B7[1]
21 GCLKVM:MUX.OUT_B7[0]
22 GCLKVM:MUX.OUT_B6[1]
23 GCLKVM:MUX.OUT_B6[0]
24 GCLKVM:MUX.OUT_B5[1]
25 GCLKVM:MUX.OUT_B5[0]
26 GCLKVM:MUX.OUT_B4[1]
27 -
28 GCLKVM:MUX.OUT_B4[0]
29 -
30 -
31 -
32 -
33 -
34 -
35 -
36 -
37 -
38 -
39 -
40 -
41 -
42 -
43 -
44 -
45 -
46 -
47 -
48 -
49 GCLKVM:MUX.OUT_B3[1]
50 GCLKVM:MUX.OUT_B3[0]
51 GCLKVM:MUX.OUT_B2[1]
52 GCLKVM:MUX.OUT_B2[0]
53 GCLKVM:MUX.OUT_B1[1]
54 GCLKVM:MUX.OUT_B1[0]
55 GCLKVM:MUX.OUT_B0[1]
56 -
57 GCLKVM:MUX.OUT_B0[0]
GCLKVM.S3E bittile 1
RowColumn
0
0 -
1 -
2 -
3 -
4 -
5 -
6 GCLKVM:MUX.OUT_T7[1]
7 GCLKVM:MUX.OUT_T7[0]
8 GCLKVM:MUX.OUT_T6[1]
9 GCLKVM:MUX.OUT_T6[0]
10 GCLKVM:MUX.OUT_T5[1]
11 GCLKVM:MUX.OUT_T5[0]
12 GCLKVM:MUX.OUT_T4[1]
13 -
14 GCLKVM:MUX.OUT_T4[0]
15 -
16 -
17 -
18 -
19 -
20 -
21 -
22 -
23 -
24 -
25 -
26 -
27 -
28 -
29 -
30 -
31 -
32 -
33 -
34 GCLKVM:MUX.OUT_T3[1]
35 -
36 GCLKVM:MUX.OUT_T3[0]
37 GCLKVM:MUX.OUT_T2[1]
38 GCLKVM:MUX.OUT_T2[0]
39 GCLKVM:MUX.OUT_T1[1]
40 GCLKVM:MUX.OUT_T1[0]
41 GCLKVM:MUX.OUT_T0[1]
42 GCLKVM:MUX.OUT_T0[0]
GCLKVM:MUX.OUT_B7[0, 0, 20][0, 0, 21]
GCLKVM:MUX.OUT_T7[1, 0, 6][1, 0, 7]
NONE00
IN_LR701
IN_CORE710
GCLKVM:MUX.OUT_B6[0, 0, 22][0, 0, 23]
GCLKVM:MUX.OUT_T6[1, 0, 8][1, 0, 9]
NONE00
IN_LR601
IN_CORE610
GCLKVM:MUX.OUT_B5[0, 0, 24][0, 0, 25]
GCLKVM:MUX.OUT_T5[1, 0, 10][1, 0, 11]
NONE00
IN_LR501
IN_CORE510
GCLKVM:MUX.OUT_B4[0, 0, 26][0, 0, 28]
GCLKVM:MUX.OUT_T4[1, 0, 12][1, 0, 14]
NONE00
IN_LR401
IN_CORE410
GCLKVM:MUX.OUT_B3[0, 0, 49][0, 0, 50]
GCLKVM:MUX.OUT_T3[1, 0, 34][1, 0, 36]
NONE00
IN_LR301
IN_CORE310
GCLKVM:MUX.OUT_B2[0, 0, 51][0, 0, 52]
GCLKVM:MUX.OUT_T2[1, 0, 37][1, 0, 38]
NONE00
IN_LR201
IN_CORE210
GCLKVM:MUX.OUT_B1[0, 0, 53][0, 0, 54]
GCLKVM:MUX.OUT_T1[1, 0, 39][1, 0, 40]
NONE00
IN_LR101
IN_CORE110
GCLKVM:MUX.OUT_B0[0, 0, 55][0, 0, 57]
GCLKVM:MUX.OUT_T0[1, 0, 41][1, 0, 42]
NONE00
IN_LR001
IN_CORE010

The GCLKVC clock spine distribution tiles

Todo

document

The GCLKH clock row distribution tiles

Todo

document

GCLKH

GCLKH bittile 0
RowColumn
012345678910111213141516
0 -GCLKH:BUF.OUT_B7GCLKH:BUF.OUT_T7GCLKH:BUF.OUT_B6GCLKH:BUF.OUT_T6GCLKH:BUF.OUT_B5GCLKH:BUF.OUT_T5GCLKH:BUF.OUT_B4GCLKH:BUF.OUT_T4GCLKH:BUF.OUT_B3GCLKH:BUF.OUT_T3GCLKH:BUF.OUT_B2GCLKH:BUF.OUT_T2GCLKH:BUF.OUT_B1GCLKH:BUF.OUT_T1GCLKH:BUF.OUT_B0GCLKH:BUF.OUT_T0
GCLKH:BUF.OUT_B0[0, 15, 0]
GCLKH:BUF.OUT_B1[0, 13, 0]
GCLKH:BUF.OUT_B2[0, 11, 0]
GCLKH:BUF.OUT_B3[0, 9, 0]
GCLKH:BUF.OUT_B4[0, 7, 0]
GCLKH:BUF.OUT_B5[0, 5, 0]
GCLKH:BUF.OUT_B6[0, 3, 0]
GCLKH:BUF.OUT_B7[0, 1, 0]
GCLKH:BUF.OUT_T0[0, 16, 0]
GCLKH:BUF.OUT_T1[0, 14, 0]
GCLKH:BUF.OUT_T2[0, 12, 0]
GCLKH:BUF.OUT_T3[0, 10, 0]
GCLKH:BUF.OUT_T4[0, 8, 0]
GCLKH:BUF.OUT_T5[0, 6, 0]
GCLKH:BUF.OUT_T6[0, 4, 0]
GCLKH:BUF.OUT_T7[0, 2, 0]
Non-inverted[0]

GCLKH.S

GCLKH.S bittile 0
RowColumn
0123456789101112131415
0 -GCLKH:BUF.OUT_B7-GCLKH:BUF.OUT_B6-GCLKH:BUF.OUT_B5-GCLKH:BUF.OUT_B4-GCLKH:BUF.OUT_B3-GCLKH:BUF.OUT_B2-GCLKH:BUF.OUT_B1-GCLKH:BUF.OUT_B0
GCLKH:BUF.OUT_B0[0, 15, 0]
GCLKH:BUF.OUT_B1[0, 13, 0]
GCLKH:BUF.OUT_B2[0, 11, 0]
GCLKH:BUF.OUT_B3[0, 9, 0]
GCLKH:BUF.OUT_B4[0, 7, 0]
GCLKH:BUF.OUT_B5[0, 5, 0]
GCLKH:BUF.OUT_B6[0, 3, 0]
GCLKH:BUF.OUT_B7[0, 1, 0]
Non-inverted[0]

GCLKH.N

GCLKH.N bittile 0
RowColumn
012345678910111213141516
0 --GCLKH:BUF.OUT_T7-GCLKH:BUF.OUT_T6-GCLKH:BUF.OUT_T5-GCLKH:BUF.OUT_T4-GCLKH:BUF.OUT_T3-GCLKH:BUF.OUT_T2-GCLKH:BUF.OUT_T1-GCLKH:BUF.OUT_T0
GCLKH:BUF.OUT_T0[0, 16, 0]
GCLKH:BUF.OUT_T1[0, 14, 0]
GCLKH:BUF.OUT_T2[0, 12, 0]
GCLKH:BUF.OUT_T3[0, 10, 0]
GCLKH:BUF.OUT_T4[0, 8, 0]
GCLKH:BUF.OUT_T5[0, 6, 0]
GCLKH:BUF.OUT_T6[0, 4, 0]
GCLKH:BUF.OUT_T7[0, 2, 0]
Non-inverted[0]

GCLKH.UNI

GCLKH.UNI bittile 0
RowColumn
0123456789101112131415
0 -GCLKH:BUF.OUT7-GCLKH:BUF.OUT6-GCLKH:BUF.OUT5-GCLKH:BUF.OUT4-GCLKH:BUF.OUT3-GCLKH:BUF.OUT2-GCLKH:BUF.OUT1-GCLKH:BUF.OUT0
GCLKH:BUF.OUT0[0, 15, 0]
GCLKH:BUF.OUT1[0, 13, 0]
GCLKH:BUF.OUT2[0, 11, 0]
GCLKH:BUF.OUT3[0, 9, 0]
GCLKH:BUF.OUT4[0, 7, 0]
GCLKH:BUF.OUT5[0, 5, 0]
GCLKH:BUF.OUT6[0, 3, 0]
GCLKH:BUF.OUT7[0, 1, 0]
Non-inverted[0]

GCLKH.UNI.S

GCLKH.UNI.S bittile 0
RowColumn
0123456789101112131415
0 -GCLKH:BUF.OUT7-GCLKH:BUF.OUT6-GCLKH:BUF.OUT5-GCLKH:BUF.OUT4-GCLKH:BUF.OUT3-GCLKH:BUF.OUT2-GCLKH:BUF.OUT1-GCLKH:BUF.OUT0
GCLKH:BUF.OUT0[0, 15, 0]
GCLKH:BUF.OUT1[0, 13, 0]
GCLKH:BUF.OUT2[0, 11, 0]
GCLKH:BUF.OUT3[0, 9, 0]
GCLKH:BUF.OUT4[0, 7, 0]
GCLKH:BUF.OUT5[0, 5, 0]
GCLKH:BUF.OUT6[0, 3, 0]
GCLKH:BUF.OUT7[0, 1, 0]
Non-inverted[0]

GCLKH.UNI.N

GCLKH.UNI.N bittile 0
RowColumn
0123456789101112131415
0 -GCLKH:BUF.OUT7-GCLKH:BUF.OUT6-GCLKH:BUF.OUT5-GCLKH:BUF.OUT4-GCLKH:BUF.OUT3-GCLKH:BUF.OUT2-GCLKH:BUF.OUT1-GCLKH:BUF.OUT0
GCLKH:BUF.OUT0[0, 15, 0]
GCLKH:BUF.OUT1[0, 13, 0]
GCLKH:BUF.OUT2[0, 11, 0]
GCLKH:BUF.OUT3[0, 9, 0]
GCLKH:BUF.OUT4[0, 7, 0]
GCLKH:BUF.OUT5[0, 5, 0]
GCLKH:BUF.OUT6[0, 3, 0]
GCLKH:BUF.OUT7[0, 1, 0]
Non-inverted[0]