Clock interconnect

Todo

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Clock source — spine bottom and top

Todo

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Bitstream — bottom tiles

The CLKB.* tiles use two bitstream tiles:

• tile 0: 4×80 tile located in the clock spine column, in the bits corresponding to the bottom interconnect row

• tile 1: 4×16 tile located in the clock spine column, in the bits corresponding to the low special area (used for bottom IOB tiles and clock rows in normal columns)

CLKB.V2

This tile is used on Virtex 2 devices.

CLKB.V2 bittile 0
Row	Column
	0	1	2	3
0	BUFGMUX2:MUX.CLK[0]	-	-	BUFGMUX6:MUX.CLK[0]
1	BUFGMUX1:MUX.CLK[0]	-	-	BUFGMUX5:MUX.CLK[0]
2	BUFGMUX1:MUX.CLK[3]	-	-	BUFGMUX5:MUX.CLK[3]
3	BUFGMUX1:MUX.CLK[2]	-	-	BUFGMUX5:MUX.CLK[2]
4	BUFGMUX1:MUX.CLK[1]	-	-	BUFGMUX5:MUX.CLK[1]
5	BUFGMUX1:DISABLE_ATTR	-	-	BUFGMUX5:DISABLE_ATTR
6	BUFGMUX0:DISABLE_ATTR	-	-	BUFGMUX4:DISABLE_ATTR
7	BUFGMUX0:MUX.CLK[1]	-	-	BUFGMUX4:MUX.CLK[1]
8	BUFGMUX0:MUX.CLK[2]	-	-	BUFGMUX4:MUX.CLK[2]
9	BUFGMUX0:MUX.CLK[3]	-	-	BUFGMUX4:MUX.CLK[3]
10	BUFGMUX0:MUX.CLK[0]	-	-	BUFGMUX4:MUX.CLK[0]
11	-	-	-	-
12	-	-	-	-
13	-	-	-	-
14	INT:MUX.1.OMUX12.N[3]	INT:MUX.1.OMUX15.N[4]	INT:MUX.0.OMUX15.N[4]	INT:MUX.0.OMUX12.N[3]
15	INT:MUX.1.OMUX12.N[2]	INT:MUX.1.OMUX15.N[3]	INT:MUX.0.OMUX15.N[3]	INT:MUX.0.OMUX12.N[2]
16	INT:MUX.1.OMUX12.N[1]	INT:MUX.1.OMUX15.N[2]	INT:MUX.0.OMUX15.N[2]	INT:MUX.0.OMUX12.N[1]
17	INT:MUX.1.OMUX12.N[0]	INT:MUX.1.OMUX15.N[1]	INT:MUX.0.OMUX15.N[1]	INT:MUX.0.OMUX12.N[0]
18	INT:MUX.1.OMUX12.N[4]	INT:MUX.1.OMUX15.N[0]	INT:MUX.0.OMUX15.N[0]	INT:MUX.0.OMUX12.N[4]
19	-	-	-	-
20	-	-	-	-
21	-	-	-	-
22	-	-	-	-
23	-	-	-	-
24	INT:MUX.1.OMUX10.N[3]	INT:MUX.1.OMUX11.N[4]	INT:MUX.0.OMUX11.N[4]	INT:MUX.0.OMUX10.N[3]
25	INT:MUX.1.OMUX10.N[2]	INT:MUX.1.OMUX11.N[3]	INT:MUX.0.OMUX11.N[3]	INT:MUX.0.OMUX10.N[2]
26	INT:MUX.1.OMUX10.N[1]	INT:MUX.1.OMUX11.N[2]	INT:MUX.0.OMUX11.N[2]	INT:MUX.0.OMUX10.N[1]
27	INT:MUX.1.OMUX10.N[0]	INT:MUX.1.OMUX11.N[1]	INT:MUX.0.OMUX11.N[1]	INT:MUX.0.OMUX10.N[0]
28	INT:MUX.1.OMUX10.N[4]	INT:MUX.1.OMUX11.N[0]	INT:MUX.0.OMUX11.N[0]	INT:MUX.0.OMUX10.N[4]
29	-	-	-	-
30	-	-	-	-
31	-	-	-	-
32	-	-	-	-
33	-	-	-	-
34	-	~INT:INV.0.CLK.IMUX.SEL0	~INT:INV.0.CLK.IMUX.SEL4	-
35	INT:MUX.0.CLK.IMUX.CLK0[4]	INT:MUX.0.CLK.IMUX.SEL0[5]	INT:MUX.0.CLK.IMUX.SEL4[5]	INT:MUX.0.CLK.IMUX.CLK4[4]
36	INT:MUX.0.CLK.IMUX.CLK0[3]	INT:MUX.0.CLK.IMUX.SEL0[4]	INT:MUX.0.CLK.IMUX.SEL4[4]	INT:MUX.0.CLK.IMUX.CLK4[3]
37	INT:MUX.0.CLK.IMUX.CLK0[2]	INT:MUX.0.CLK.IMUX.SEL0[3]	INT:MUX.0.CLK.IMUX.SEL4[3]	INT:MUX.0.CLK.IMUX.CLK4[2]
38	INT:MUX.0.CLK.IMUX.CLK0[1]	INT:MUX.0.CLK.IMUX.SEL0[2]	INT:MUX.0.CLK.IMUX.SEL4[2]	INT:MUX.0.CLK.IMUX.CLK4[1]
39	INT:MUX.0.CLK.IMUX.CLK0[0]	INT:MUX.0.CLK.IMUX.SEL0[1]	INT:MUX.0.CLK.IMUX.SEL4[1]	INT:MUX.0.CLK.IMUX.CLK4[0]
40	INT:MUX.0.CLK.IMUX.CLK0[5]	INT:MUX.0.CLK.IMUX.SEL0[0]	INT:MUX.0.CLK.IMUX.SEL4[0]	INT:MUX.0.CLK.IMUX.CLK4[5]
41	-	-	-	-
42	-	-	-	-
43	-	-	-	-
44	-	-	-	-
45	-	-	-	-
46	-	~INT:INV.0.CLK.IMUX.SEL1	~INT:INV.0.CLK.IMUX.SEL5	-
47	INT:MUX.0.CLK.IMUX.CLK1[4]	INT:MUX.0.CLK.IMUX.SEL1[5]	INT:MUX.0.CLK.IMUX.SEL5[5]	INT:MUX.0.CLK.IMUX.CLK5[4]
48	INT:MUX.0.CLK.IMUX.CLK1[3]	INT:MUX.0.CLK.IMUX.SEL1[4]	INT:MUX.0.CLK.IMUX.SEL5[4]	INT:MUX.0.CLK.IMUX.CLK5[3]
49	INT:MUX.0.CLK.IMUX.CLK1[2]	INT:MUX.0.CLK.IMUX.SEL1[3]	INT:MUX.0.CLK.IMUX.SEL5[3]	INT:MUX.0.CLK.IMUX.CLK5[2]
50	INT:MUX.0.CLK.IMUX.CLK1[1]	INT:MUX.0.CLK.IMUX.SEL1[2]	INT:MUX.0.CLK.IMUX.SEL5[2]	INT:MUX.0.CLK.IMUX.CLK5[1]
51	INT:MUX.0.CLK.IMUX.CLK1[0]	INT:MUX.0.CLK.IMUX.SEL1[1]	INT:MUX.0.CLK.IMUX.SEL5[1]	INT:MUX.0.CLK.IMUX.CLK5[0]
52	INT:MUX.0.CLK.IMUX.CLK1[5]	INT:MUX.0.CLK.IMUX.SEL1[0]	INT:MUX.0.CLK.IMUX.SEL5[0]	INT:MUX.0.CLK.IMUX.CLK5[5]
53	-	-	-	-
54	-	-	-	-
55	-	-	-	-
56	-	-	-	-
57	-	-	-	-
58	-	~INT:INV.0.CLK.IMUX.SEL2	~INT:INV.0.CLK.IMUX.SEL6	-
59	INT:MUX.0.CLK.IMUX.CLK2[4]	INT:MUX.0.CLK.IMUX.SEL2[5]	INT:MUX.0.CLK.IMUX.SEL6[5]	INT:MUX.0.CLK.IMUX.CLK6[4]
60	INT:MUX.0.CLK.IMUX.CLK2[3]	INT:MUX.0.CLK.IMUX.SEL2[4]	INT:MUX.0.CLK.IMUX.SEL6[4]	INT:MUX.0.CLK.IMUX.CLK6[3]
61	INT:MUX.0.CLK.IMUX.CLK2[2]	INT:MUX.0.CLK.IMUX.SEL2[3]	INT:MUX.0.CLK.IMUX.SEL6[3]	INT:MUX.0.CLK.IMUX.CLK6[2]
62	INT:MUX.0.CLK.IMUX.CLK2[1]	INT:MUX.0.CLK.IMUX.SEL2[2]	INT:MUX.0.CLK.IMUX.SEL6[2]	INT:MUX.0.CLK.IMUX.CLK6[1]
63	INT:MUX.0.CLK.IMUX.CLK2[0]	INT:MUX.0.CLK.IMUX.SEL2[1]	INT:MUX.0.CLK.IMUX.SEL6[1]	INT:MUX.0.CLK.IMUX.CLK6[0]
64	INT:MUX.0.CLK.IMUX.CLK2[5]	INT:MUX.0.CLK.IMUX.SEL2[0]	INT:MUX.0.CLK.IMUX.SEL6[0]	INT:MUX.0.CLK.IMUX.CLK6[5]
65	-	-	-	-
66	-	-	-	-
67	-	-	-	-
68	-	-	-	-
69	-	-	-	-
70	-	~INT:INV.0.CLK.IMUX.SEL3	~INT:INV.0.CLK.IMUX.SEL7	-
71	INT:MUX.0.CLK.IMUX.CLK3[4]	INT:MUX.0.CLK.IMUX.SEL3[5]	INT:MUX.0.CLK.IMUX.SEL7[5]	INT:MUX.0.CLK.IMUX.CLK7[4]
72	INT:MUX.0.CLK.IMUX.CLK3[3]	INT:MUX.0.CLK.IMUX.SEL3[4]	INT:MUX.0.CLK.IMUX.SEL7[4]	INT:MUX.0.CLK.IMUX.CLK7[3]
73	INT:MUX.0.CLK.IMUX.CLK3[2]	INT:MUX.0.CLK.IMUX.SEL3[3]	INT:MUX.0.CLK.IMUX.SEL7[3]	INT:MUX.0.CLK.IMUX.CLK7[2]
74	INT:MUX.0.CLK.IMUX.CLK3[1]	INT:MUX.0.CLK.IMUX.SEL3[2]	INT:MUX.0.CLK.IMUX.SEL7[2]	INT:MUX.0.CLK.IMUX.CLK7[1]
75	INT:MUX.0.CLK.IMUX.CLK3[0]	INT:MUX.0.CLK.IMUX.SEL3[1]	INT:MUX.0.CLK.IMUX.SEL7[1]	INT:MUX.0.CLK.IMUX.CLK7[0]
76	INT:MUX.0.CLK.IMUX.CLK3[5]	INT:MUX.0.CLK.IMUX.SEL3[0]	INT:MUX.0.CLK.IMUX.SEL7[0]	INT:MUX.0.CLK.IMUX.CLK7[5]

CLKB.V2 bittile 1
Row	Column
	0	1	2	3
0	-	-	-	-
1	-	-	-	-
2	-	-	-	-
3	-	-	-	-
4	-	-	-	-
5	-	-	-	-
6	-	-	-	-
7	BUFGMUX3:MUX.CLK[0]	-	-	BUFGMUX7:MUX.CLK[0]
8	BUFGMUX3:MUX.CLK[3]	-	-	BUFGMUX7:MUX.CLK[3]
9	BUFGMUX3:MUX.CLK[2]	-	-	BUFGMUX7:MUX.CLK[2]
10	BUFGMUX3:MUX.CLK[1]	-	-	BUFGMUX7:MUX.CLK[1]
11	BUFGMUX3:DISABLE_ATTR	-	-	BUFGMUX7:DISABLE_ATTR
12	BUFGMUX2:DISABLE_ATTR	-	-	BUFGMUX6:DISABLE_ATTR
13	BUFGMUX2:MUX.CLK[1]	-	-	BUFGMUX6:MUX.CLK[1]
14	BUFGMUX2:MUX.CLK[2]	-	-	BUFGMUX6:MUX.CLK[2]
15	BUFGMUX2:MUX.CLK[3]	-	-	BUFGMUX6:MUX.CLK[3]

BUFGMUX0:MUX.CLK	[0, 0, 9]	[0, 0, 8]	[0, 0, 7]	[0, 0, 10]
BUFGMUX1:MUX.CLK	[0, 0, 2]	[0, 0, 3]	[0, 0, 4]	[0, 0, 1]
BUFGMUX2:MUX.CLK	[1, 0, 15]	[1, 0, 14]	[1, 0, 13]	[0, 0, 0]
BUFGMUX3:MUX.CLK	[1, 0, 8]	[1, 0, 9]	[1, 0, 10]	[1, 0, 7]
BUFGMUX4:MUX.CLK	[0, 3, 9]	[0, 3, 8]	[0, 3, 7]	[0, 3, 10]
BUFGMUX5:MUX.CLK	[0, 3, 2]	[0, 3, 3]	[0, 3, 4]	[0, 3, 1]
BUFGMUX6:MUX.CLK	[1, 3, 15]	[1, 3, 14]	[1, 3, 13]	[0, 3, 0]
BUFGMUX7:MUX.CLK	[1, 3, 8]	[1, 3, 9]	[1, 3, 10]	[1, 3, 7]
INT	0	0	0	1
CKI	0	0	1	0
DCM_OUT_L	0	1	0	0
DCM_OUT_R	1	0	0	0

BUFGMUX0:DISABLE_ATTR	[0, 0, 6]
BUFGMUX1:DISABLE_ATTR	[0, 0, 5]
BUFGMUX2:DISABLE_ATTR	[1, 0, 12]
BUFGMUX3:DISABLE_ATTR	[1, 0, 11]
BUFGMUX4:DISABLE_ATTR	[0, 3, 6]
BUFGMUX5:DISABLE_ATTR	[0, 3, 5]
BUFGMUX6:DISABLE_ATTR	[1, 3, 12]
BUFGMUX7:DISABLE_ATTR	[1, 3, 11]
LOW	0
HIGH	1

INT:MUX.1.OMUX10.N	[0, 0, 28]	[0, 0, 24]	[0, 0, 25]	[0, 0, 26]	[0, 0, 27]
INT:MUX.1.OMUX11.N	[0, 1, 24]	[0, 1, 25]	[0, 1, 26]	[0, 1, 27]	[0, 1, 28]
INT:MUX.1.OMUX12.N	[0, 0, 18]	[0, 0, 14]	[0, 0, 15]	[0, 0, 16]	[0, 0, 17]
INT:MUX.1.OMUX15.N	[0, 1, 14]	[0, 1, 15]	[0, 1, 16]	[0, 1, 17]	[0, 1, 18]
NONE	0	0	0	0	0
0.CLK.OUT.4	0	0	0	0	1
0.CLK.OUT.5	0	0	0	1	0
0.CLK.OUT.6	0	0	1	0	0
0.CLK.OUT.7	0	1	0	0	0
0.CLK.OUT.0	1	0	0	0	1
0.CLK.OUT.1	1	0	0	1	0
0.CLK.OUT.2	1	0	1	0	0
0.CLK.OUT.3	1	1	0	0	0

INT:MUX.0.CLK.IMUX.CLK0	[0, 0, 40]	[0, 0, 35]	[0, 0, 36]	[0, 0, 37]	[0, 0, 38]	[0, 0, 39]
INT:MUX.0.CLK.IMUX.CLK4	[0, 3, 40]	[0, 3, 35]	[0, 3, 36]	[0, 3, 37]	[0, 3, 38]	[0, 3, 39]
INT:MUX.0.CLK.IMUX.SEL0	[0, 1, 35]	[0, 1, 36]	[0, 1, 37]	[0, 1, 38]	[0, 1, 39]	[0, 1, 40]
INT:MUX.0.CLK.IMUX.SEL4	[0, 2, 35]	[0, 2, 36]	[0, 2, 37]	[0, 2, 38]	[0, 2, 39]	[0, 2, 40]
0.PULLUP	0	0	0	0	0	0
0.DBL.W0.2	0	0	0	0	0	1
0.DBL.W1.2	0	0	0	0	1	0
0.DBL.W2.2	0	0	0	1	0	0
1.DBL.W0.0	0	0	1	0	0	0
1.DBL.W1.0	0	1	0	0	0	0
0.DBL.E0.0	1	0	0	0	0	1
0.DBL.E1.0	1	0	0	0	1	0
0.DBL.E2.0	1	0	0	1	0	0
0.DBL.E0.1	1	0	1	0	0	0
0.DBL.E1.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK1	[0, 0, 52]	[0, 0, 47]	[0, 0, 48]	[0, 0, 49]	[0, 0, 50]	[0, 0, 51]
INT:MUX.0.CLK.IMUX.CLK5	[0, 3, 52]	[0, 3, 47]	[0, 3, 48]	[0, 3, 49]	[0, 3, 50]	[0, 3, 51]
INT:MUX.0.CLK.IMUX.SEL1	[0, 1, 47]	[0, 1, 48]	[0, 1, 49]	[0, 1, 50]	[0, 1, 51]	[0, 1, 52]
INT:MUX.0.CLK.IMUX.SEL5	[0, 2, 47]	[0, 2, 48]	[0, 2, 49]	[0, 2, 50]	[0, 2, 51]	[0, 2, 52]
0.PULLUP	0	0	0	0	0	0
0.DBL.W3.2	0	0	0	0	0	1
0.DBL.W4.2	0	0	0	0	1	0
1.DBL.W2.0	0	0	0	1	0	0
1.DBL.W3.0	0	0	1	0	0	0
1.DBL.W4.0	0	1	0	0	0	0
0.DBL.E3.0	1	0	0	0	0	1
0.DBL.E4.0	1	0	0	0	1	0
0.DBL.E2.1	1	0	0	1	0	0
0.DBL.E3.1	1	0	1	0	0	0
0.DBL.E4.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK2	[0, 0, 64]	[0, 0, 59]	[0, 0, 60]	[0, 0, 61]	[0, 0, 62]	[0, 0, 63]
INT:MUX.0.CLK.IMUX.CLK6	[0, 3, 64]	[0, 3, 59]	[0, 3, 60]	[0, 3, 61]	[0, 3, 62]	[0, 3, 63]
INT:MUX.0.CLK.IMUX.SEL2	[0, 1, 59]	[0, 1, 60]	[0, 1, 61]	[0, 1, 62]	[0, 1, 63]	[0, 1, 64]
INT:MUX.0.CLK.IMUX.SEL6	[0, 2, 59]	[0, 2, 60]	[0, 2, 61]	[0, 2, 62]	[0, 2, 63]	[0, 2, 64]
0.PULLUP	0	0	0	0	0	0
0.DBL.W5.2	0	0	0	0	0	1
0.DBL.W6.2	0	0	0	0	1	0
0.DBL.W7.2	0	0	0	1	0	0
1.DBL.W5.0	0	0	1	0	0	0
1.DBL.W6.0	0	1	0	0	0	0
0.DBL.E5.0	1	0	0	0	0	1
0.DBL.E6.0	1	0	0	0	1	0
0.DBL.E7.0	1	0	0	1	0	0
0.DBL.E5.1	1	0	1	0	0	0
0.DBL.E6.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK3	[0, 0, 76]	[0, 0, 71]	[0, 0, 72]	[0, 0, 73]	[0, 0, 74]	[0, 0, 75]
INT:MUX.0.CLK.IMUX.CLK7	[0, 3, 76]	[0, 3, 71]	[0, 3, 72]	[0, 3, 73]	[0, 3, 74]	[0, 3, 75]
INT:MUX.0.CLK.IMUX.SEL3	[0, 1, 71]	[0, 1, 72]	[0, 1, 73]	[0, 1, 74]	[0, 1, 75]	[0, 1, 76]
INT:MUX.0.CLK.IMUX.SEL7	[0, 2, 71]	[0, 2, 72]	[0, 2, 73]	[0, 2, 74]	[0, 2, 75]	[0, 2, 76]
0.PULLUP	0	0	0	0	0	0
0.DBL.W8.2	0	0	0	0	0	1
0.DBL.W9.2	0	0	0	0	1	0
1.DBL.W7.0	0	0	0	1	0	0
1.DBL.W8.0	0	0	1	0	0	0
1.DBL.W9.0	0	1	0	0	0	0
0.DBL.E8.0	1	0	0	0	0	1
0.DBL.E9.0	1	0	0	0	1	0
0.DBL.E7.1	1	0	0	1	0	0
0.DBL.E8.1	1	0	1	0	0	0
0.DBL.E9.1	1	1	0	0	0	0

INT:INV.0.CLK.IMUX.SEL0	[0, 1, 34]
INT:INV.0.CLK.IMUX.SEL1	[0, 1, 46]
INT:INV.0.CLK.IMUX.SEL2	[0, 1, 58]
INT:INV.0.CLK.IMUX.SEL3	[0, 1, 70]
INT:INV.0.CLK.IMUX.SEL4	[0, 2, 34]
INT:INV.0.CLK.IMUX.SEL5	[0, 2, 46]
INT:INV.0.CLK.IMUX.SEL6	[0, 2, 58]
INT:INV.0.CLK.IMUX.SEL7	[0, 2, 70]
Inverted	~[0]

INT:MUX.0.OMUX10.N	[0, 3, 28]	[0, 3, 24]	[0, 3, 25]	[0, 3, 26]	[0, 3, 27]
INT:MUX.0.OMUX11.N	[0, 2, 24]	[0, 2, 25]	[0, 2, 26]	[0, 2, 27]	[0, 2, 28]
INT:MUX.0.OMUX12.N	[0, 3, 18]	[0, 3, 14]	[0, 3, 15]	[0, 3, 16]	[0, 3, 17]
INT:MUX.0.OMUX15.N	[0, 2, 14]	[0, 2, 15]	[0, 2, 16]	[0, 2, 17]	[0, 2, 18]
NONE	0	0	0	0	0
0.CLK.OUT.0	0	0	0	0	1
0.CLK.OUT.1	0	0	0	1	0
0.CLK.OUT.2	0	0	1	0	0
0.CLK.OUT.3	0	1	0	0	0
0.CLK.OUT.4	1	0	0	0	1
0.CLK.OUT.5	1	0	0	1	0
0.CLK.OUT.6	1	0	1	0	0
0.CLK.OUT.7	1	1	0	0	0

CLKB.V2P

This tile is used on Virtex 2 Pro devices.

CLKB.V2P bittile 0
Row	Column
	0	1	2	3
0	BUFGMUX2:MUX.CLK[0]	-	-	BUFGMUX6:MUX.CLK[0]
1	BUFGMUX1:MUX.CLK[0]	-	-	BUFGMUX5:MUX.CLK[0]
2	BUFGMUX1:MUX.CLK[3]	-	-	BUFGMUX5:MUX.CLK[3]
3	BUFGMUX1:MUX.CLK[2]	-	-	BUFGMUX5:MUX.CLK[2]
4	BUFGMUX1:MUX.CLK[1]	-	-	BUFGMUX5:MUX.CLK[1]
5	BUFGMUX1:DISABLE_ATTR	-	-	BUFGMUX5:DISABLE_ATTR
6	BUFGMUX0:DISABLE_ATTR	-	-	BUFGMUX4:DISABLE_ATTR
7	BUFGMUX0:MUX.CLK[1]	-	-	BUFGMUX4:MUX.CLK[1]
8	BUFGMUX0:MUX.CLK[2]	-	-	BUFGMUX4:MUX.CLK[2]
9	BUFGMUX0:MUX.CLK[3]	-	-	BUFGMUX4:MUX.CLK[3]
10	BUFGMUX0:MUX.CLK[0]	-	-	BUFGMUX4:MUX.CLK[0]
11	-	-	-	-
12	-	-	-	-
13	-	-	-	-
14	INT:MUX.1.OMUX12.N[3]	INT:MUX.1.OMUX15.N[4]	INT:MUX.0.OMUX15.N[4]	INT:MUX.0.OMUX12.N[3]
15	INT:MUX.1.OMUX12.N[2]	INT:MUX.1.OMUX15.N[3]	INT:MUX.0.OMUX15.N[3]	INT:MUX.0.OMUX12.N[2]
16	INT:MUX.1.OMUX12.N[1]	INT:MUX.1.OMUX15.N[2]	INT:MUX.0.OMUX15.N[2]	INT:MUX.0.OMUX12.N[1]
17	INT:MUX.1.OMUX12.N[0]	INT:MUX.1.OMUX15.N[1]	INT:MUX.0.OMUX15.N[1]	INT:MUX.0.OMUX12.N[0]
18	INT:MUX.1.OMUX12.N[4]	INT:MUX.1.OMUX15.N[0]	INT:MUX.0.OMUX15.N[0]	INT:MUX.0.OMUX12.N[4]
19	-	-	-	-
20	-	-	-	-
21	-	-	-	-
22	-	-	-	-
23	-	-	-	-
24	INT:MUX.1.OMUX10.N[3]	INT:MUX.1.OMUX11.N[4]	INT:MUX.0.OMUX11.N[4]	INT:MUX.0.OMUX10.N[3]
25	INT:MUX.1.OMUX10.N[2]	INT:MUX.1.OMUX11.N[3]	INT:MUX.0.OMUX11.N[3]	INT:MUX.0.OMUX10.N[2]
26	INT:MUX.1.OMUX10.N[1]	INT:MUX.1.OMUX11.N[2]	INT:MUX.0.OMUX11.N[2]	INT:MUX.0.OMUX10.N[1]
27	INT:MUX.1.OMUX10.N[0]	INT:MUX.1.OMUX11.N[1]	INT:MUX.0.OMUX11.N[1]	INT:MUX.0.OMUX10.N[0]
28	INT:MUX.1.OMUX10.N[4]	INT:MUX.1.OMUX11.N[0]	INT:MUX.0.OMUX11.N[0]	INT:MUX.0.OMUX10.N[4]
29	-	-	-	-
30	-	-	-	-
31	-	-	-	-
32	-	-	-	-
33	-	-	-	-
34	-	~INT:INV.0.CLK.IMUX.SEL0	~INT:INV.0.CLK.IMUX.SEL4	-
35	INT:MUX.0.CLK.IMUX.CLK0[4]	INT:MUX.0.CLK.IMUX.SEL0[5]	INT:MUX.0.CLK.IMUX.SEL4[5]	INT:MUX.0.CLK.IMUX.CLK4[4]
36	INT:MUX.0.CLK.IMUX.CLK0[3]	INT:MUX.0.CLK.IMUX.SEL0[4]	INT:MUX.0.CLK.IMUX.SEL4[4]	INT:MUX.0.CLK.IMUX.CLK4[3]
37	INT:MUX.0.CLK.IMUX.CLK0[2]	INT:MUX.0.CLK.IMUX.SEL0[3]	INT:MUX.0.CLK.IMUX.SEL4[3]	INT:MUX.0.CLK.IMUX.CLK4[2]
38	INT:MUX.0.CLK.IMUX.CLK0[1]	INT:MUX.0.CLK.IMUX.SEL0[2]	INT:MUX.0.CLK.IMUX.SEL4[2]	INT:MUX.0.CLK.IMUX.CLK4[1]
39	INT:MUX.0.CLK.IMUX.CLK0[0]	INT:MUX.0.CLK.IMUX.SEL0[1]	INT:MUX.0.CLK.IMUX.SEL4[1]	INT:MUX.0.CLK.IMUX.CLK4[0]
40	INT:MUX.0.CLK.IMUX.CLK0[5]	INT:MUX.0.CLK.IMUX.SEL0[0]	INT:MUX.0.CLK.IMUX.SEL4[0]	INT:MUX.0.CLK.IMUX.CLK4[5]
41	-	-	-	-
42	-	-	-	-
43	-	-	-	-
44	-	-	-	-
45	-	-	-	-
46	-	~INT:INV.0.CLK.IMUX.SEL1	~INT:INV.0.CLK.IMUX.SEL5	-
47	INT:MUX.0.CLK.IMUX.CLK1[4]	INT:MUX.0.CLK.IMUX.SEL1[5]	INT:MUX.0.CLK.IMUX.SEL5[5]	INT:MUX.0.CLK.IMUX.CLK5[4]
48	INT:MUX.0.CLK.IMUX.CLK1[3]	INT:MUX.0.CLK.IMUX.SEL1[4]	INT:MUX.0.CLK.IMUX.SEL5[4]	INT:MUX.0.CLK.IMUX.CLK5[3]
49	INT:MUX.0.CLK.IMUX.CLK1[2]	INT:MUX.0.CLK.IMUX.SEL1[3]	INT:MUX.0.CLK.IMUX.SEL5[3]	INT:MUX.0.CLK.IMUX.CLK5[2]
50	INT:MUX.0.CLK.IMUX.CLK1[1]	INT:MUX.0.CLK.IMUX.SEL1[2]	INT:MUX.0.CLK.IMUX.SEL5[2]	INT:MUX.0.CLK.IMUX.CLK5[1]
51	INT:MUX.0.CLK.IMUX.CLK1[0]	INT:MUX.0.CLK.IMUX.SEL1[1]	INT:MUX.0.CLK.IMUX.SEL5[1]	INT:MUX.0.CLK.IMUX.CLK5[0]
52	INT:MUX.0.CLK.IMUX.CLK1[5]	INT:MUX.0.CLK.IMUX.SEL1[0]	INT:MUX.0.CLK.IMUX.SEL5[0]	INT:MUX.0.CLK.IMUX.CLK5[5]
53	-	-	-	-
54	-	-	-	-
55	-	-	-	-
56	-	-	-	-
57	-	-	-	-
58	-	~INT:INV.0.CLK.IMUX.SEL2	~INT:INV.0.CLK.IMUX.SEL6	-
59	INT:MUX.0.CLK.IMUX.CLK2[4]	INT:MUX.0.CLK.IMUX.SEL2[5]	INT:MUX.0.CLK.IMUX.SEL6[5]	INT:MUX.0.CLK.IMUX.CLK6[4]
60	INT:MUX.0.CLK.IMUX.CLK2[3]	INT:MUX.0.CLK.IMUX.SEL2[4]	INT:MUX.0.CLK.IMUX.SEL6[4]	INT:MUX.0.CLK.IMUX.CLK6[3]
61	INT:MUX.0.CLK.IMUX.CLK2[2]	INT:MUX.0.CLK.IMUX.SEL2[3]	INT:MUX.0.CLK.IMUX.SEL6[3]	INT:MUX.0.CLK.IMUX.CLK6[2]
62	INT:MUX.0.CLK.IMUX.CLK2[1]	INT:MUX.0.CLK.IMUX.SEL2[2]	INT:MUX.0.CLK.IMUX.SEL6[2]	INT:MUX.0.CLK.IMUX.CLK6[1]
63	INT:MUX.0.CLK.IMUX.CLK2[0]	INT:MUX.0.CLK.IMUX.SEL2[1]	INT:MUX.0.CLK.IMUX.SEL6[1]	INT:MUX.0.CLK.IMUX.CLK6[0]
64	INT:MUX.0.CLK.IMUX.CLK2[5]	INT:MUX.0.CLK.IMUX.SEL2[0]	INT:MUX.0.CLK.IMUX.SEL6[0]	INT:MUX.0.CLK.IMUX.CLK6[5]
65	-	-	-	-
66	-	-	-	-
67	-	-	-	-
68	-	-	-	-
69	-	-	-	-
70	-	~INT:INV.0.CLK.IMUX.SEL3	~INT:INV.0.CLK.IMUX.SEL7	-
71	INT:MUX.0.CLK.IMUX.CLK3[4]	INT:MUX.0.CLK.IMUX.SEL3[5]	INT:MUX.0.CLK.IMUX.SEL7[5]	INT:MUX.0.CLK.IMUX.CLK7[4]
72	INT:MUX.0.CLK.IMUX.CLK3[3]	INT:MUX.0.CLK.IMUX.SEL3[4]	INT:MUX.0.CLK.IMUX.SEL7[4]	INT:MUX.0.CLK.IMUX.CLK7[3]
73	INT:MUX.0.CLK.IMUX.CLK3[2]	INT:MUX.0.CLK.IMUX.SEL3[3]	INT:MUX.0.CLK.IMUX.SEL7[3]	INT:MUX.0.CLK.IMUX.CLK7[2]
74	INT:MUX.0.CLK.IMUX.CLK3[1]	INT:MUX.0.CLK.IMUX.SEL3[2]	INT:MUX.0.CLK.IMUX.SEL7[2]	INT:MUX.0.CLK.IMUX.CLK7[1]
75	INT:MUX.0.CLK.IMUX.CLK3[0]	INT:MUX.0.CLK.IMUX.SEL3[1]	INT:MUX.0.CLK.IMUX.SEL7[1]	INT:MUX.0.CLK.IMUX.CLK7[0]
76	INT:MUX.0.CLK.IMUX.CLK3[5]	INT:MUX.0.CLK.IMUX.SEL3[0]	INT:MUX.0.CLK.IMUX.SEL7[0]	INT:MUX.0.CLK.IMUX.CLK7[5]

CLKB.V2P bittile 1
Row	Column
	0	1	2	3
0	-	-	-	-
1	-	-	-	-
2	-	-	-	-
3	-	-	-	-
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5	-	-	-	-
6	-	-	-	-
7	BUFGMUX3:MUX.CLK[0]	-	-	BUFGMUX7:MUX.CLK[0]
8	BUFGMUX3:MUX.CLK[3]	-	-	BUFGMUX7:MUX.CLK[3]
9	BUFGMUX3:MUX.CLK[2]	-	-	BUFGMUX7:MUX.CLK[2]
10	BUFGMUX3:MUX.CLK[1]	-	-	BUFGMUX7:MUX.CLK[1]
11	BUFGMUX3:DISABLE_ATTR	-	-	BUFGMUX7:DISABLE_ATTR
12	BUFGMUX2:DISABLE_ATTR	-	-	BUFGMUX6:DISABLE_ATTR
13	BUFGMUX2:MUX.CLK[1]	-	-	BUFGMUX6:MUX.CLK[1]
14	BUFGMUX2:MUX.CLK[2]	-	-	BUFGMUX6:MUX.CLK[2]
15	BUFGMUX2:MUX.CLK[3]	-	-	BUFGMUX6:MUX.CLK[3]

BUFGMUX0:MUX.CLK	[0, 0, 9]	[0, 0, 8]	[0, 0, 7]	[0, 0, 10]
BUFGMUX1:MUX.CLK	[0, 0, 2]	[0, 0, 3]	[0, 0, 4]	[0, 0, 1]
BUFGMUX2:MUX.CLK	[1, 0, 15]	[1, 0, 14]	[1, 0, 13]	[0, 0, 0]
BUFGMUX3:MUX.CLK	[1, 0, 8]	[1, 0, 9]	[1, 0, 10]	[1, 0, 7]
BUFGMUX4:MUX.CLK	[0, 3, 9]	[0, 3, 8]	[0, 3, 7]	[0, 3, 10]
BUFGMUX5:MUX.CLK	[0, 3, 2]	[0, 3, 3]	[0, 3, 4]	[0, 3, 1]
BUFGMUX6:MUX.CLK	[1, 3, 15]	[1, 3, 14]	[1, 3, 13]	[0, 3, 0]
BUFGMUX7:MUX.CLK	[1, 3, 8]	[1, 3, 9]	[1, 3, 10]	[1, 3, 7]
INT	0	0	0	1
CKI	0	0	1	0
DCM_OUT_L	0	1	0	0
DCM_OUT_R	1	0	0	0

BUFGMUX0:DISABLE_ATTR	[0, 0, 6]
BUFGMUX1:DISABLE_ATTR	[0, 0, 5]
BUFGMUX2:DISABLE_ATTR	[1, 0, 12]
BUFGMUX3:DISABLE_ATTR	[1, 0, 11]
BUFGMUX4:DISABLE_ATTR	[0, 3, 6]
BUFGMUX5:DISABLE_ATTR	[0, 3, 5]
BUFGMUX6:DISABLE_ATTR	[1, 3, 12]
BUFGMUX7:DISABLE_ATTR	[1, 3, 11]
LOW	0
HIGH	1

INT:MUX.1.OMUX10.N	[0, 0, 28]	[0, 0, 24]	[0, 0, 25]	[0, 0, 26]	[0, 0, 27]
INT:MUX.1.OMUX11.N	[0, 1, 24]	[0, 1, 25]	[0, 1, 26]	[0, 1, 27]	[0, 1, 28]
INT:MUX.1.OMUX12.N	[0, 0, 18]	[0, 0, 14]	[0, 0, 15]	[0, 0, 16]	[0, 0, 17]
INT:MUX.1.OMUX15.N	[0, 1, 14]	[0, 1, 15]	[0, 1, 16]	[0, 1, 17]	[0, 1, 18]
NONE	0	0	0	0	0
0.CLK.OUT.4	0	0	0	0	1
0.CLK.OUT.5	0	0	0	1	0
0.CLK.OUT.6	0	0	1	0	0
0.CLK.OUT.7	0	1	0	0	0
0.CLK.OUT.0	1	0	0	0	1
0.CLK.OUT.1	1	0	0	1	0
0.CLK.OUT.2	1	0	1	0	0
0.CLK.OUT.3	1	1	0	0	0

INT:MUX.0.CLK.IMUX.CLK0	[0, 0, 40]	[0, 0, 35]	[0, 0, 36]	[0, 0, 37]	[0, 0, 38]	[0, 0, 39]
INT:MUX.0.CLK.IMUX.CLK4	[0, 3, 40]	[0, 3, 35]	[0, 3, 36]	[0, 3, 37]	[0, 3, 38]	[0, 3, 39]
INT:MUX.0.CLK.IMUX.SEL0	[0, 1, 35]	[0, 1, 36]	[0, 1, 37]	[0, 1, 38]	[0, 1, 39]	[0, 1, 40]
INT:MUX.0.CLK.IMUX.SEL4	[0, 2, 35]	[0, 2, 36]	[0, 2, 37]	[0, 2, 38]	[0, 2, 39]	[0, 2, 40]
0.PULLUP	0	0	0	0	0	0
0.DBL.W0.2	0	0	0	0	0	1
0.DBL.W1.2	0	0	0	0	1	0
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1.DBL.W0.0	0	0	1	0	0	0
1.DBL.W1.0	0	1	0	0	0	0
0.DBL.E0.0	1	0	0	0	0	1
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0.DBL.E2.0	1	0	0	1	0	0
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0.DBL.E1.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK1	[0, 0, 52]	[0, 0, 47]	[0, 0, 48]	[0, 0, 49]	[0, 0, 50]	[0, 0, 51]
INT:MUX.0.CLK.IMUX.CLK5	[0, 3, 52]	[0, 3, 47]	[0, 3, 48]	[0, 3, 49]	[0, 3, 50]	[0, 3, 51]
INT:MUX.0.CLK.IMUX.SEL1	[0, 1, 47]	[0, 1, 48]	[0, 1, 49]	[0, 1, 50]	[0, 1, 51]	[0, 1, 52]
INT:MUX.0.CLK.IMUX.SEL5	[0, 2, 47]	[0, 2, 48]	[0, 2, 49]	[0, 2, 50]	[0, 2, 51]	[0, 2, 52]
0.PULLUP	0	0	0	0	0	0
0.DBL.W3.2	0	0	0	0	0	1
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1.DBL.W2.0	0	0	0	1	0	0
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1.DBL.W4.0	0	1	0	0	0	0
0.DBL.E3.0	1	0	0	0	0	1
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0.DBL.E4.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK2	[0, 0, 64]	[0, 0, 59]	[0, 0, 60]	[0, 0, 61]	[0, 0, 62]	[0, 0, 63]
INT:MUX.0.CLK.IMUX.CLK6	[0, 3, 64]	[0, 3, 59]	[0, 3, 60]	[0, 3, 61]	[0, 3, 62]	[0, 3, 63]
INT:MUX.0.CLK.IMUX.SEL2	[0, 1, 59]	[0, 1, 60]	[0, 1, 61]	[0, 1, 62]	[0, 1, 63]	[0, 1, 64]
INT:MUX.0.CLK.IMUX.SEL6	[0, 2, 59]	[0, 2, 60]	[0, 2, 61]	[0, 2, 62]	[0, 2, 63]	[0, 2, 64]
0.PULLUP	0	0	0	0	0	0
0.DBL.W5.2	0	0	0	0	0	1
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1.DBL.W6.0	0	1	0	0	0	0
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0.DBL.E6.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK3	[0, 0, 76]	[0, 0, 71]	[0, 0, 72]	[0, 0, 73]	[0, 0, 74]	[0, 0, 75]
INT:MUX.0.CLK.IMUX.CLK7	[0, 3, 76]	[0, 3, 71]	[0, 3, 72]	[0, 3, 73]	[0, 3, 74]	[0, 3, 75]
INT:MUX.0.CLK.IMUX.SEL3	[0, 1, 71]	[0, 1, 72]	[0, 1, 73]	[0, 1, 74]	[0, 1, 75]	[0, 1, 76]
INT:MUX.0.CLK.IMUX.SEL7	[0, 2, 71]	[0, 2, 72]	[0, 2, 73]	[0, 2, 74]	[0, 2, 75]	[0, 2, 76]
0.PULLUP	0	0	0	0	0	0
0.DBL.W8.2	0	0	0	0	0	1
0.DBL.W9.2	0	0	0	0	1	0
1.DBL.W7.0	0	0	0	1	0	0
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0.DBL.E8.0	1	0	0	0	0	1
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0.DBL.E8.1	1	0	1	0	0	0
0.DBL.E9.1	1	1	0	0	0	0

INT:INV.0.CLK.IMUX.SEL0	[0, 1, 34]
INT:INV.0.CLK.IMUX.SEL1	[0, 1, 46]
INT:INV.0.CLK.IMUX.SEL2	[0, 1, 58]
INT:INV.0.CLK.IMUX.SEL3	[0, 1, 70]
INT:INV.0.CLK.IMUX.SEL4	[0, 2, 34]
INT:INV.0.CLK.IMUX.SEL5	[0, 2, 46]
INT:INV.0.CLK.IMUX.SEL6	[0, 2, 58]
INT:INV.0.CLK.IMUX.SEL7	[0, 2, 70]
Inverted	~[0]

INT:MUX.0.OMUX10.N	[0, 3, 28]	[0, 3, 24]	[0, 3, 25]	[0, 3, 26]	[0, 3, 27]
INT:MUX.0.OMUX11.N	[0, 2, 24]	[0, 2, 25]	[0, 2, 26]	[0, 2, 27]	[0, 2, 28]
INT:MUX.0.OMUX12.N	[0, 3, 18]	[0, 3, 14]	[0, 3, 15]	[0, 3, 16]	[0, 3, 17]
INT:MUX.0.OMUX15.N	[0, 2, 14]	[0, 2, 15]	[0, 2, 16]	[0, 2, 17]	[0, 2, 18]
NONE	0	0	0	0	0
0.CLK.OUT.0	0	0	0	0	1
0.CLK.OUT.1	0	0	0	1	0
0.CLK.OUT.2	0	0	1	0	0
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CLKB.V2PX

This tile is used on Virtex 2 Pro X devices.

CLKB.V2PX bittile 0
Row	Column
	0	1	2	3
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1	BUFGMUX1:MUX.CLK[0]	-	-	BUFGMUX5:MUX.CLK[0]
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3	BUFGMUX1:MUX.CLK[2]	-	-	BUFGMUX5:MUX.CLK[2]
4	BUFGMUX1:MUX.CLK[1]	-	-	BUFGMUX5:MUX.CLK[1]
5	BUFGMUX1:DISABLE_ATTR	-	-	BUFGMUX5:DISABLE_ATTR
6	BUFGMUX0:DISABLE_ATTR	-	-	BUFGMUX4:DISABLE_ATTR
7	BUFGMUX0:MUX.CLK[1]	-	-	BUFGMUX4:MUX.CLK[1]
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14	INT:MUX.1.OMUX12.N[3]	INT:MUX.1.OMUX15.N[4]	INT:MUX.0.OMUX15.N[4]	INT:MUX.0.OMUX12.N[3]
15	INT:MUX.1.OMUX12.N[2]	INT:MUX.1.OMUX15.N[3]	INT:MUX.0.OMUX15.N[3]	INT:MUX.0.OMUX12.N[2]
16	INT:MUX.1.OMUX12.N[1]	INT:MUX.1.OMUX15.N[2]	INT:MUX.0.OMUX15.N[2]	INT:MUX.0.OMUX12.N[1]
17	INT:MUX.1.OMUX12.N[0]	INT:MUX.1.OMUX15.N[1]	INT:MUX.0.OMUX15.N[1]	INT:MUX.0.OMUX12.N[0]
18	INT:MUX.1.OMUX12.N[4]	INT:MUX.1.OMUX15.N[0]	INT:MUX.0.OMUX15.N[0]	INT:MUX.0.OMUX12.N[4]
19	-	-	-	-
20	-	-	-	-
21	-	-	-	-
22	-	-	-	-
23	-	-	-	-
24	INT:MUX.1.OMUX10.N[3]	INT:MUX.1.OMUX11.N[4]	INT:MUX.0.OMUX11.N[4]	INT:MUX.0.OMUX10.N[3]
25	INT:MUX.1.OMUX10.N[2]	INT:MUX.1.OMUX11.N[3]	INT:MUX.0.OMUX11.N[3]	INT:MUX.0.OMUX10.N[2]
26	INT:MUX.1.OMUX10.N[1]	INT:MUX.1.OMUX11.N[2]	INT:MUX.0.OMUX11.N[2]	INT:MUX.0.OMUX10.N[1]
27	INT:MUX.1.OMUX10.N[0]	INT:MUX.1.OMUX11.N[1]	INT:MUX.0.OMUX11.N[1]	INT:MUX.0.OMUX10.N[0]
28	INT:MUX.1.OMUX10.N[4]	INT:MUX.1.OMUX11.N[0]	INT:MUX.0.OMUX11.N[0]	INT:MUX.0.OMUX10.N[4]
29	-	-	-	-
30	-	-	-	-
31	-	-	-	-
32	-	-	-	-
33	-	-	-	-
34	-	~INT:INV.0.CLK.IMUX.SEL0	~INT:INV.0.CLK.IMUX.SEL4	-
35	INT:MUX.0.CLK.IMUX.CLK0[4]	INT:MUX.0.CLK.IMUX.SEL0[5]	INT:MUX.0.CLK.IMUX.SEL4[5]	INT:MUX.0.CLK.IMUX.CLK4[4]
36	INT:MUX.0.CLK.IMUX.CLK0[3]	INT:MUX.0.CLK.IMUX.SEL0[4]	INT:MUX.0.CLK.IMUX.SEL4[4]	INT:MUX.0.CLK.IMUX.CLK4[3]
37	INT:MUX.0.CLK.IMUX.CLK0[2]	INT:MUX.0.CLK.IMUX.SEL0[3]	INT:MUX.0.CLK.IMUX.SEL4[3]	INT:MUX.0.CLK.IMUX.CLK4[2]
38	INT:MUX.0.CLK.IMUX.CLK0[1]	INT:MUX.0.CLK.IMUX.SEL0[2]	INT:MUX.0.CLK.IMUX.SEL4[2]	INT:MUX.0.CLK.IMUX.CLK4[1]
39	INT:MUX.0.CLK.IMUX.CLK0[0]	INT:MUX.0.CLK.IMUX.SEL0[1]	INT:MUX.0.CLK.IMUX.SEL4[1]	INT:MUX.0.CLK.IMUX.CLK4[0]
40	INT:MUX.0.CLK.IMUX.CLK0[5]	INT:MUX.0.CLK.IMUX.SEL0[0]	INT:MUX.0.CLK.IMUX.SEL4[0]	INT:MUX.0.CLK.IMUX.CLK4[5]
41	-	-	-	-
42	-	-	-	-
43	-	-	-	-
44	-	-	-	-
45	-	-	-	-
46	-	~INT:INV.0.CLK.IMUX.SEL1	~INT:INV.0.CLK.IMUX.SEL5	-
47	INT:MUX.0.CLK.IMUX.CLK1[4]	INT:MUX.0.CLK.IMUX.SEL1[5]	INT:MUX.0.CLK.IMUX.SEL5[5]	INT:MUX.0.CLK.IMUX.CLK5[4]
48	INT:MUX.0.CLK.IMUX.CLK1[3]	INT:MUX.0.CLK.IMUX.SEL1[4]	INT:MUX.0.CLK.IMUX.SEL5[4]	INT:MUX.0.CLK.IMUX.CLK5[3]
49	INT:MUX.0.CLK.IMUX.CLK1[2]	INT:MUX.0.CLK.IMUX.SEL1[3]	INT:MUX.0.CLK.IMUX.SEL5[3]	INT:MUX.0.CLK.IMUX.CLK5[2]
50	INT:MUX.0.CLK.IMUX.CLK1[1]	INT:MUX.0.CLK.IMUX.SEL1[2]	INT:MUX.0.CLK.IMUX.SEL5[2]	INT:MUX.0.CLK.IMUX.CLK5[1]
51	INT:MUX.0.CLK.IMUX.CLK1[0]	INT:MUX.0.CLK.IMUX.SEL1[1]	INT:MUX.0.CLK.IMUX.SEL5[1]	INT:MUX.0.CLK.IMUX.CLK5[0]
52	INT:MUX.0.CLK.IMUX.CLK1[5]	INT:MUX.0.CLK.IMUX.SEL1[0]	INT:MUX.0.CLK.IMUX.SEL5[0]	INT:MUX.0.CLK.IMUX.CLK5[5]
53	-	-	-	-
54	-	-	-	-
55	-	-	-	-
56	-	-	-	-
57	-	-	-	-
58	-	~INT:INV.0.CLK.IMUX.SEL2	~INT:INV.0.CLK.IMUX.SEL6	-
59	INT:MUX.0.CLK.IMUX.CLK2[4]	INT:MUX.0.CLK.IMUX.SEL2[5]	INT:MUX.0.CLK.IMUX.SEL6[5]	INT:MUX.0.CLK.IMUX.CLK6[4]
60	INT:MUX.0.CLK.IMUX.CLK2[3]	INT:MUX.0.CLK.IMUX.SEL2[4]	INT:MUX.0.CLK.IMUX.SEL6[4]	INT:MUX.0.CLK.IMUX.CLK6[3]
61	INT:MUX.0.CLK.IMUX.CLK2[2]	INT:MUX.0.CLK.IMUX.SEL2[3]	INT:MUX.0.CLK.IMUX.SEL6[3]	INT:MUX.0.CLK.IMUX.CLK6[2]
62	INT:MUX.0.CLK.IMUX.CLK2[1]	INT:MUX.0.CLK.IMUX.SEL2[2]	INT:MUX.0.CLK.IMUX.SEL6[2]	INT:MUX.0.CLK.IMUX.CLK6[1]
63	INT:MUX.0.CLK.IMUX.CLK2[0]	INT:MUX.0.CLK.IMUX.SEL2[1]	INT:MUX.0.CLK.IMUX.SEL6[1]	INT:MUX.0.CLK.IMUX.CLK6[0]
64	INT:MUX.0.CLK.IMUX.CLK2[5]	INT:MUX.0.CLK.IMUX.SEL2[0]	INT:MUX.0.CLK.IMUX.SEL6[0]	INT:MUX.0.CLK.IMUX.CLK6[5]
65	-	-	-	-
66	-	-	-	-
67	-	-	-	-
68	-	-	-	-
69	-	-	-	-
70	-	~INT:INV.0.CLK.IMUX.SEL3	~INT:INV.0.CLK.IMUX.SEL7	-
71	INT:MUX.0.CLK.IMUX.CLK3[4]	INT:MUX.0.CLK.IMUX.SEL3[5]	INT:MUX.0.CLK.IMUX.SEL7[5]	INT:MUX.0.CLK.IMUX.CLK7[4]
72	INT:MUX.0.CLK.IMUX.CLK3[3]	INT:MUX.0.CLK.IMUX.SEL3[4]	INT:MUX.0.CLK.IMUX.SEL7[4]	INT:MUX.0.CLK.IMUX.CLK7[3]
73	INT:MUX.0.CLK.IMUX.CLK3[2]	INT:MUX.0.CLK.IMUX.SEL3[3]	INT:MUX.0.CLK.IMUX.SEL7[3]	INT:MUX.0.CLK.IMUX.CLK7[2]
74	INT:MUX.0.CLK.IMUX.CLK3[1]	INT:MUX.0.CLK.IMUX.SEL3[2]	INT:MUX.0.CLK.IMUX.SEL7[2]	INT:MUX.0.CLK.IMUX.CLK7[1]
75	INT:MUX.0.CLK.IMUX.CLK3[0]	INT:MUX.0.CLK.IMUX.SEL3[1]	INT:MUX.0.CLK.IMUX.SEL7[1]	INT:MUX.0.CLK.IMUX.CLK7[0]
76	INT:MUX.0.CLK.IMUX.CLK3[5]	INT:MUX.0.CLK.IMUX.SEL3[0]	INT:MUX.0.CLK.IMUX.SEL7[0]	INT:MUX.0.CLK.IMUX.CLK7[5]

CLKB.V2PX bittile 1
Row	Column
	0	1	2	3
0	-	-	-	-
1	-	-	-	-
2	-	-	-	-
3	-	-	-	-
4	-	-	-	-
5	-	-	-	-
6	-	-	-	-
7	BUFGMUX3:MUX.CLK[0]	-	-	BUFGMUX7:MUX.CLK[0]
8	BUFGMUX3:MUX.CLK[3]	-	-	BUFGMUX7:MUX.CLK[3]
9	BUFGMUX3:MUX.CLK[2]	-	-	BUFGMUX7:MUX.CLK[2]
10	BUFGMUX3:MUX.CLK[1]	-	-	BUFGMUX7:MUX.CLK[1]
11	BUFGMUX3:DISABLE_ATTR	-	-	BUFGMUX7:DISABLE_ATTR
12	BUFGMUX2:DISABLE_ATTR	-	-	BUFGMUX6:DISABLE_ATTR
13	BUFGMUX2:MUX.CLK[1]	-	-	BUFGMUX6:MUX.CLK[1]
14	BUFGMUX2:MUX.CLK[2]	-	-	BUFGMUX6:MUX.CLK[2]
15	BUFGMUX2:MUX.CLK[3]	-	-	BUFGMUX6:MUX.CLK[3]

BUFGMUX0:MUX.CLK	[0, 0, 9]	[0, 0, 8]	[0, 0, 7]	[0, 0, 10]
BUFGMUX1:MUX.CLK	[0, 0, 2]	[0, 0, 3]	[0, 0, 4]	[0, 0, 1]
BUFGMUX2:MUX.CLK	[1, 0, 15]	[1, 0, 14]	[1, 0, 13]	[0, 0, 0]
BUFGMUX3:MUX.CLK	[1, 0, 8]	[1, 0, 9]	[1, 0, 10]	[1, 0, 7]
BUFGMUX4:MUX.CLK	[0, 3, 9]	[0, 3, 8]	[0, 3, 7]	[0, 3, 10]
BUFGMUX5:MUX.CLK	[0, 3, 2]	[0, 3, 3]	[0, 3, 4]	[0, 3, 1]
BUFGMUX6:MUX.CLK	[1, 3, 15]	[1, 3, 14]	[1, 3, 13]	[0, 3, 0]
BUFGMUX7:MUX.CLK	[1, 3, 8]	[1, 3, 9]	[1, 3, 10]	[1, 3, 7]
INT	0	0	0	1
CKI	0	0	1	0
DCM_OUT_L	0	1	0	0
DCM_OUT_R	1	0	0	0

BUFGMUX0:DISABLE_ATTR	[0, 0, 6]
BUFGMUX1:DISABLE_ATTR	[0, 0, 5]
BUFGMUX2:DISABLE_ATTR	[1, 0, 12]
BUFGMUX3:DISABLE_ATTR	[1, 0, 11]
BUFGMUX4:DISABLE_ATTR	[0, 3, 6]
BUFGMUX5:DISABLE_ATTR	[0, 3, 5]
BUFGMUX6:DISABLE_ATTR	[1, 3, 12]
BUFGMUX7:DISABLE_ATTR	[1, 3, 11]
LOW	0
HIGH	1

INT:MUX.1.OMUX10.N	[0, 0, 28]	[0, 0, 24]	[0, 0, 25]	[0, 0, 26]	[0, 0, 27]
INT:MUX.1.OMUX11.N	[0, 1, 24]	[0, 1, 25]	[0, 1, 26]	[0, 1, 27]	[0, 1, 28]
INT:MUX.1.OMUX12.N	[0, 0, 18]	[0, 0, 14]	[0, 0, 15]	[0, 0, 16]	[0, 0, 17]
INT:MUX.1.OMUX15.N	[0, 1, 14]	[0, 1, 15]	[0, 1, 16]	[0, 1, 17]	[0, 1, 18]
NONE	0	0	0	0	0
0.CLK.OUT.4	0	0	0	0	1
0.CLK.OUT.5	0	0	0	1	0
0.CLK.OUT.6	0	0	1	0	0
0.CLK.OUT.7	0	1	0	0	0
0.CLK.OUT.0	1	0	0	0	1
0.CLK.OUT.1	1	0	0	1	0
0.CLK.OUT.2	1	0	1	0	0
0.CLK.OUT.3	1	1	0	0	0

INT:MUX.0.CLK.IMUX.CLK0	[0, 0, 40]	[0, 0, 35]	[0, 0, 36]	[0, 0, 37]	[0, 0, 38]	[0, 0, 39]
INT:MUX.0.CLK.IMUX.CLK4	[0, 3, 40]	[0, 3, 35]	[0, 3, 36]	[0, 3, 37]	[0, 3, 38]	[0, 3, 39]
INT:MUX.0.CLK.IMUX.SEL0	[0, 1, 35]	[0, 1, 36]	[0, 1, 37]	[0, 1, 38]	[0, 1, 39]	[0, 1, 40]
INT:MUX.0.CLK.IMUX.SEL4	[0, 2, 35]	[0, 2, 36]	[0, 2, 37]	[0, 2, 38]	[0, 2, 39]	[0, 2, 40]
0.PULLUP	0	0	0	0	0	0
0.DBL.W0.2	0	0	0	0	0	1
0.DBL.W1.2	0	0	0	0	1	0
0.DBL.W2.2	0	0	0	1	0	0
1.DBL.W0.0	0	0	1	0	0	0
1.DBL.W1.0	0	1	0	0	0	0
0.DBL.E0.0	1	0	0	0	0	1
0.DBL.E1.0	1	0	0	0	1	0
0.DBL.E2.0	1	0	0	1	0	0
0.DBL.E0.1	1	0	1	0	0	0
0.DBL.E1.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK1	[0, 0, 52]	[0, 0, 47]	[0, 0, 48]	[0, 0, 49]	[0, 0, 50]	[0, 0, 51]
INT:MUX.0.CLK.IMUX.CLK5	[0, 3, 52]	[0, 3, 47]	[0, 3, 48]	[0, 3, 49]	[0, 3, 50]	[0, 3, 51]
INT:MUX.0.CLK.IMUX.SEL1	[0, 1, 47]	[0, 1, 48]	[0, 1, 49]	[0, 1, 50]	[0, 1, 51]	[0, 1, 52]
INT:MUX.0.CLK.IMUX.SEL5	[0, 2, 47]	[0, 2, 48]	[0, 2, 49]	[0, 2, 50]	[0, 2, 51]	[0, 2, 52]
0.PULLUP	0	0	0	0	0	0
0.DBL.W3.2	0	0	0	0	0	1
0.DBL.W4.2	0	0	0	0	1	0
1.DBL.W2.0	0	0	0	1	0	0
1.DBL.W3.0	0	0	1	0	0	0
1.DBL.W4.0	0	1	0	0	0	0
0.DBL.E3.0	1	0	0	0	0	1
0.DBL.E4.0	1	0	0	0	1	0
0.DBL.E2.1	1	0	0	1	0	0
0.DBL.E3.1	1	0	1	0	0	0
0.DBL.E4.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK2	[0, 0, 64]	[0, 0, 59]	[0, 0, 60]	[0, 0, 61]	[0, 0, 62]	[0, 0, 63]
INT:MUX.0.CLK.IMUX.CLK6	[0, 3, 64]	[0, 3, 59]	[0, 3, 60]	[0, 3, 61]	[0, 3, 62]	[0, 3, 63]
INT:MUX.0.CLK.IMUX.SEL2	[0, 1, 59]	[0, 1, 60]	[0, 1, 61]	[0, 1, 62]	[0, 1, 63]	[0, 1, 64]
INT:MUX.0.CLK.IMUX.SEL6	[0, 2, 59]	[0, 2, 60]	[0, 2, 61]	[0, 2, 62]	[0, 2, 63]	[0, 2, 64]
0.PULLUP	0	0	0	0	0	0
0.DBL.W5.2	0	0	0	0	0	1
0.DBL.W6.2	0	0	0	0	1	0
0.DBL.W7.2	0	0	0	1	0	0
1.DBL.W5.0	0	0	1	0	0	0
1.DBL.W6.0	0	1	0	0	0	0
0.DBL.E5.0	1	0	0	0	0	1
0.DBL.E6.0	1	0	0	0	1	0
0.DBL.E7.0	1	0	0	1	0	0
0.DBL.E5.1	1	0	1	0	0	0
0.DBL.E6.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK3	[0, 0, 76]	[0, 0, 71]	[0, 0, 72]	[0, 0, 73]	[0, 0, 74]	[0, 0, 75]
INT:MUX.0.CLK.IMUX.CLK7	[0, 3, 76]	[0, 3, 71]	[0, 3, 72]	[0, 3, 73]	[0, 3, 74]	[0, 3, 75]
INT:MUX.0.CLK.IMUX.SEL3	[0, 1, 71]	[0, 1, 72]	[0, 1, 73]	[0, 1, 74]	[0, 1, 75]	[0, 1, 76]
INT:MUX.0.CLK.IMUX.SEL7	[0, 2, 71]	[0, 2, 72]	[0, 2, 73]	[0, 2, 74]	[0, 2, 75]	[0, 2, 76]
0.PULLUP	0	0	0	0	0	0
0.DBL.W8.2	0	0	0	0	0	1
0.DBL.W9.2	0	0	0	0	1	0
1.DBL.W7.0	0	0	0	1	0	0
1.DBL.W8.0	0	0	1	0	0	0
1.DBL.W9.0	0	1	0	0	0	0
0.DBL.E8.0	1	0	0	0	0	1
0.DBL.E9.0	1	0	0	0	1	0
0.DBL.E7.1	1	0	0	1	0	0
0.DBL.E8.1	1	0	1	0	0	0
0.DBL.E9.1	1	1	0	0	0	0

INT:INV.0.CLK.IMUX.SEL0	[0, 1, 34]
INT:INV.0.CLK.IMUX.SEL1	[0, 1, 46]
INT:INV.0.CLK.IMUX.SEL2	[0, 1, 58]
INT:INV.0.CLK.IMUX.SEL3	[0, 1, 70]
INT:INV.0.CLK.IMUX.SEL4	[0, 2, 34]
INT:INV.0.CLK.IMUX.SEL5	[0, 2, 46]
INT:INV.0.CLK.IMUX.SEL6	[0, 2, 58]
INT:INV.0.CLK.IMUX.SEL7	[0, 2, 70]
Inverted	~[0]

INT:MUX.0.OMUX10.N	[0, 3, 28]	[0, 3, 24]	[0, 3, 25]	[0, 3, 26]	[0, 3, 27]
INT:MUX.0.OMUX11.N	[0, 2, 24]	[0, 2, 25]	[0, 2, 26]	[0, 2, 27]	[0, 2, 28]
INT:MUX.0.OMUX12.N	[0, 3, 18]	[0, 3, 14]	[0, 3, 15]	[0, 3, 16]	[0, 3, 17]
INT:MUX.0.OMUX15.N	[0, 2, 14]	[0, 2, 15]	[0, 2, 16]	[0, 2, 17]	[0, 2, 18]
NONE	0	0	0	0	0
0.CLK.OUT.0	0	0	0	0	1
0.CLK.OUT.1	0	0	0	1	0
0.CLK.OUT.2	0	0	1	0	0
0.CLK.OUT.3	0	1	0	0	0
0.CLK.OUT.4	1	0	0	0	1
0.CLK.OUT.5	1	0	0	1	0
0.CLK.OUT.6	1	0	1	0	0
0.CLK.OUT.7	1	1	0	0	0

Bitstream — top tiles

The CLKT.* tiles use two bitstream tiles:

• tile 0: 4×80 tile located in the clock spine column, in the bits corresponding to the top interconnect row

• tile 1: 4×16 tile located in the clock spine column, in the bits corresponding to the high special area (used for top IOB tiles and clock rows in normal columns)

CLKT.V2

This tile is used on Virtex 2 devices.

CLKT.V2 bittile 0
Row	Column
	0	1	2	3
0	-	-	-	-
1	-	-	-	-
2	INT:MUX.0.CLK.IMUX.CLK0[5]	INT:MUX.0.CLK.IMUX.SEL0[0]	INT:MUX.0.CLK.IMUX.SEL4[0]	INT:MUX.0.CLK.IMUX.CLK4[5]
3	INT:MUX.0.CLK.IMUX.CLK0[0]	INT:MUX.0.CLK.IMUX.SEL0[1]	INT:MUX.0.CLK.IMUX.SEL4[1]	INT:MUX.0.CLK.IMUX.CLK4[0]
4	INT:MUX.0.CLK.IMUX.CLK0[1]	INT:MUX.0.CLK.IMUX.SEL0[2]	INT:MUX.0.CLK.IMUX.SEL4[2]	INT:MUX.0.CLK.IMUX.CLK4[1]
5	INT:MUX.0.CLK.IMUX.CLK0[2]	INT:MUX.0.CLK.IMUX.SEL0[3]	INT:MUX.0.CLK.IMUX.SEL4[3]	INT:MUX.0.CLK.IMUX.CLK4[2]
6	INT:MUX.0.CLK.IMUX.CLK0[3]	INT:MUX.0.CLK.IMUX.SEL0[4]	INT:MUX.0.CLK.IMUX.SEL4[4]	INT:MUX.0.CLK.IMUX.CLK4[3]
7	INT:MUX.0.CLK.IMUX.CLK0[4]	INT:MUX.0.CLK.IMUX.SEL0[5]	INT:MUX.0.CLK.IMUX.SEL4[5]	INT:MUX.0.CLK.IMUX.CLK4[4]
8	-	~INT:INV.0.CLK.IMUX.SEL0	~INT:INV.0.CLK.IMUX.SEL4	-
9	-	-	-	-
10	-	-	-	-
11	-	-	-	-
12	-	-	-	-
13	-	-	-	-
14	INT:MUX.0.CLK.IMUX.CLK1[5]	INT:MUX.0.CLK.IMUX.SEL1[0]	INT:MUX.0.CLK.IMUX.SEL5[0]	INT:MUX.0.CLK.IMUX.CLK5[5]
15	INT:MUX.0.CLK.IMUX.CLK1[0]	INT:MUX.0.CLK.IMUX.SEL1[1]	INT:MUX.0.CLK.IMUX.SEL5[1]	INT:MUX.0.CLK.IMUX.CLK5[0]
16	INT:MUX.0.CLK.IMUX.CLK1[1]	INT:MUX.0.CLK.IMUX.SEL1[2]	INT:MUX.0.CLK.IMUX.SEL5[2]	INT:MUX.0.CLK.IMUX.CLK5[1]
17	INT:MUX.0.CLK.IMUX.CLK1[2]	INT:MUX.0.CLK.IMUX.SEL1[3]	INT:MUX.0.CLK.IMUX.SEL5[3]	INT:MUX.0.CLK.IMUX.CLK5[2]
18	INT:MUX.0.CLK.IMUX.CLK1[3]	INT:MUX.0.CLK.IMUX.SEL1[4]	INT:MUX.0.CLK.IMUX.SEL5[4]	INT:MUX.0.CLK.IMUX.CLK5[3]
19	INT:MUX.0.CLK.IMUX.CLK1[4]	INT:MUX.0.CLK.IMUX.SEL1[5]	INT:MUX.0.CLK.IMUX.SEL5[5]	INT:MUX.0.CLK.IMUX.CLK5[4]
20	-	~INT:INV.0.CLK.IMUX.SEL1	~INT:INV.0.CLK.IMUX.SEL5	-
21	-	-	-	-
22	-	-	-	-
23	-	-	-	-
24	-	-	-	-
25	-	-	-	-
26	INT:MUX.0.CLK.IMUX.CLK2[5]	INT:MUX.0.CLK.IMUX.SEL2[0]	INT:MUX.0.CLK.IMUX.SEL6[0]	INT:MUX.0.CLK.IMUX.CLK6[5]
27	INT:MUX.0.CLK.IMUX.CLK2[0]	INT:MUX.0.CLK.IMUX.SEL2[1]	INT:MUX.0.CLK.IMUX.SEL6[1]	INT:MUX.0.CLK.IMUX.CLK6[0]
28	INT:MUX.0.CLK.IMUX.CLK2[1]	INT:MUX.0.CLK.IMUX.SEL2[2]	INT:MUX.0.CLK.IMUX.SEL6[2]	INT:MUX.0.CLK.IMUX.CLK6[1]
29	INT:MUX.0.CLK.IMUX.CLK2[2]	INT:MUX.0.CLK.IMUX.SEL2[3]	INT:MUX.0.CLK.IMUX.SEL6[3]	INT:MUX.0.CLK.IMUX.CLK6[2]
30	INT:MUX.0.CLK.IMUX.CLK2[3]	INT:MUX.0.CLK.IMUX.SEL2[4]	INT:MUX.0.CLK.IMUX.SEL6[4]	INT:MUX.0.CLK.IMUX.CLK6[3]
31	INT:MUX.0.CLK.IMUX.CLK2[4]	INT:MUX.0.CLK.IMUX.SEL2[5]	INT:MUX.0.CLK.IMUX.SEL6[5]	INT:MUX.0.CLK.IMUX.CLK6[4]
32	-	~INT:INV.0.CLK.IMUX.SEL2	~INT:INV.0.CLK.IMUX.SEL6	-
33	-	-	-	-
34	-	-	-	-
35	-	-	-	-
36	-	-	-	-
37	-	-	-	-
38	INT:MUX.0.CLK.IMUX.CLK3[5]	INT:MUX.0.CLK.IMUX.SEL3[0]	INT:MUX.0.CLK.IMUX.SEL7[0]	INT:MUX.0.CLK.IMUX.CLK7[5]
39	INT:MUX.0.CLK.IMUX.CLK3[0]	INT:MUX.0.CLK.IMUX.SEL3[1]	INT:MUX.0.CLK.IMUX.SEL7[1]	INT:MUX.0.CLK.IMUX.CLK7[0]
40	INT:MUX.0.CLK.IMUX.CLK3[1]	INT:MUX.0.CLK.IMUX.SEL3[2]	INT:MUX.0.CLK.IMUX.SEL7[2]	INT:MUX.0.CLK.IMUX.CLK7[1]
41	INT:MUX.0.CLK.IMUX.CLK3[2]	INT:MUX.0.CLK.IMUX.SEL3[3]	INT:MUX.0.CLK.IMUX.SEL7[3]	INT:MUX.0.CLK.IMUX.CLK7[2]
42	INT:MUX.0.CLK.IMUX.CLK3[3]	INT:MUX.0.CLK.IMUX.SEL3[4]	INT:MUX.0.CLK.IMUX.SEL7[4]	INT:MUX.0.CLK.IMUX.CLK7[3]
43	INT:MUX.0.CLK.IMUX.CLK3[4]	INT:MUX.0.CLK.IMUX.SEL3[5]	INT:MUX.0.CLK.IMUX.SEL7[5]	INT:MUX.0.CLK.IMUX.CLK7[4]
44	-	~INT:INV.0.CLK.IMUX.SEL3	~INT:INV.0.CLK.IMUX.SEL7	-
45	-	-	-	-
46	-	-	-	-
47	-	-	-	-
48	-	-	-	-
49	-	-	-	-
50	INT:MUX.1.OMUX0.S[4]	INT:MUX.1.OMUX3.S[0]	INT:MUX.0.OMUX3.S[0]	INT:MUX.0.OMUX0.S[4]
51	INT:MUX.1.OMUX0.S[0]	INT:MUX.1.OMUX3.S[1]	INT:MUX.0.OMUX3.S[1]	INT:MUX.0.OMUX0.S[0]
52	INT:MUX.1.OMUX0.S[1]	INT:MUX.1.OMUX3.S[2]	INT:MUX.0.OMUX3.S[2]	INT:MUX.0.OMUX0.S[1]
53	INT:MUX.1.OMUX0.S[2]	INT:MUX.1.OMUX3.S[3]	INT:MUX.0.OMUX3.S[3]	INT:MUX.0.OMUX0.S[2]
54	INT:MUX.1.OMUX0.S[3]	INT:MUX.1.OMUX3.S[4]	INT:MUX.0.OMUX3.S[4]	INT:MUX.0.OMUX0.S[3]
55	-	-	-	-
56	-	-	-	-
57	-	-	-	-
58	-	-	-	-
59	-	-	-	-
60	INT:MUX.1.OMUX4.S[4]	INT:MUX.1.OMUX5.S[0]	INT:MUX.0.OMUX5.S[0]	INT:MUX.0.OMUX4.S[4]
61	INT:MUX.1.OMUX4.S[0]	INT:MUX.1.OMUX5.S[1]	INT:MUX.0.OMUX5.S[1]	INT:MUX.0.OMUX4.S[0]
62	INT:MUX.1.OMUX4.S[1]	INT:MUX.1.OMUX5.S[2]	INT:MUX.0.OMUX5.S[2]	INT:MUX.0.OMUX4.S[1]
63	INT:MUX.1.OMUX4.S[2]	INT:MUX.1.OMUX5.S[3]	INT:MUX.0.OMUX5.S[3]	INT:MUX.0.OMUX4.S[2]
64	INT:MUX.1.OMUX4.S[3]	INT:MUX.1.OMUX5.S[4]	INT:MUX.0.OMUX5.S[4]	INT:MUX.0.OMUX4.S[3]
65	-	-	-	-
66	-	-	-	-
67	-	-	-	-
68	BUFGMUX0:MUX.CLK[0]	-	-	BUFGMUX4:MUX.CLK[0]
69	BUFGMUX0:MUX.CLK[3]	-	-	BUFGMUX4:MUX.CLK[3]
70	BUFGMUX0:MUX.CLK[2]	-	-	BUFGMUX4:MUX.CLK[2]
71	BUFGMUX0:MUX.CLK[1]	-	-	BUFGMUX4:MUX.CLK[1]
72	BUFGMUX0:DISABLE_ATTR	-	-	BUFGMUX4:DISABLE_ATTR
73	BUFGMUX1:DISABLE_ATTR	-	-	BUFGMUX5:DISABLE_ATTR
74	BUFGMUX1:MUX.CLK[1]	-	-	BUFGMUX5:MUX.CLK[1]
75	BUFGMUX1:MUX.CLK[2]	-	-	BUFGMUX5:MUX.CLK[2]
76	BUFGMUX1:MUX.CLK[3]	-	-	BUFGMUX5:MUX.CLK[3]
77	BUFGMUX1:MUX.CLK[0]	-	-	BUFGMUX5:MUX.CLK[0]
78	BUFGMUX2:MUX.CLK[0]	-	-	BUFGMUX6:MUX.CLK[0]
79	BUFGMUX2:MUX.CLK[3]	-	-	BUFGMUX6:MUX.CLK[3]

CLKT.V2 bittile 1
Row	Column
	0	1	2	3
0	BUFGMUX2:MUX.CLK[2]	-	-	BUFGMUX6:MUX.CLK[2]
1	BUFGMUX2:MUX.CLK[1]	-	-	BUFGMUX6:MUX.CLK[1]
2	BUFGMUX2:DISABLE_ATTR	-	-	BUFGMUX6:DISABLE_ATTR
3	BUFGMUX3:DISABLE_ATTR	-	-	BUFGMUX7:DISABLE_ATTR
4	BUFGMUX3:MUX.CLK[1]	-	-	BUFGMUX7:MUX.CLK[1]
5	BUFGMUX3:MUX.CLK[2]	-	-	BUFGMUX7:MUX.CLK[2]
6	BUFGMUX3:MUX.CLK[3]	-	-	BUFGMUX7:MUX.CLK[3]
7	BUFGMUX3:MUX.CLK[0]	-	-	BUFGMUX7:MUX.CLK[0]

INT:MUX.0.CLK.IMUX.CLK0	[0, 0, 2]	[0, 0, 7]	[0, 0, 6]	[0, 0, 5]	[0, 0, 4]	[0, 0, 3]
INT:MUX.0.CLK.IMUX.CLK4	[0, 3, 2]	[0, 3, 7]	[0, 3, 6]	[0, 3, 5]	[0, 3, 4]	[0, 3, 3]
INT:MUX.0.CLK.IMUX.SEL0	[0, 1, 7]	[0, 1, 6]	[0, 1, 5]	[0, 1, 4]	[0, 1, 3]	[0, 1, 2]
INT:MUX.0.CLK.IMUX.SEL4	[0, 2, 7]	[0, 2, 6]	[0, 2, 5]	[0, 2, 4]	[0, 2, 3]	[0, 2, 2]
0.PULLUP	0	0	0	0	0	0
0.DBL.W0.2	0	0	0	0	0	1
0.DBL.W1.2	0	0	0	0	1	0
0.DBL.W2.2	0	0	0	1	0	0
1.DBL.W0.0	0	0	1	0	0	0
1.DBL.W1.0	0	1	0	0	0	0
0.DBL.E0.0	1	0	0	0	0	1
0.DBL.E1.0	1	0	0	0	1	0
0.DBL.E2.0	1	0	0	1	0	0
0.DBL.E0.1	1	0	1	0	0	0
0.DBL.E1.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK1	[0, 0, 14]	[0, 0, 19]	[0, 0, 18]	[0, 0, 17]	[0, 0, 16]	[0, 0, 15]
INT:MUX.0.CLK.IMUX.CLK5	[0, 3, 14]	[0, 3, 19]	[0, 3, 18]	[0, 3, 17]	[0, 3, 16]	[0, 3, 15]
INT:MUX.0.CLK.IMUX.SEL1	[0, 1, 19]	[0, 1, 18]	[0, 1, 17]	[0, 1, 16]	[0, 1, 15]	[0, 1, 14]
INT:MUX.0.CLK.IMUX.SEL5	[0, 2, 19]	[0, 2, 18]	[0, 2, 17]	[0, 2, 16]	[0, 2, 15]	[0, 2, 14]
0.PULLUP	0	0	0	0	0	0
0.DBL.W3.2	0	0	0	0	0	1
0.DBL.W4.2	0	0	0	0	1	0
1.DBL.W2.0	0	0	0	1	0	0
1.DBL.W3.0	0	0	1	0	0	0
1.DBL.W4.0	0	1	0	0	0	0
0.DBL.E3.0	1	0	0	0	0	1
0.DBL.E4.0	1	0	0	0	1	0
0.DBL.E2.1	1	0	0	1	0	0
0.DBL.E3.1	1	0	1	0	0	0
0.DBL.E4.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK2	[0, 0, 26]	[0, 0, 31]	[0, 0, 30]	[0, 0, 29]	[0, 0, 28]	[0, 0, 27]
INT:MUX.0.CLK.IMUX.CLK6	[0, 3, 26]	[0, 3, 31]	[0, 3, 30]	[0, 3, 29]	[0, 3, 28]	[0, 3, 27]
INT:MUX.0.CLK.IMUX.SEL2	[0, 1, 31]	[0, 1, 30]	[0, 1, 29]	[0, 1, 28]	[0, 1, 27]	[0, 1, 26]
INT:MUX.0.CLK.IMUX.SEL6	[0, 2, 31]	[0, 2, 30]	[0, 2, 29]	[0, 2, 28]	[0, 2, 27]	[0, 2, 26]
0.PULLUP	0	0	0	0	0	0
0.DBL.W5.2	0	0	0	0	0	1
0.DBL.W6.2	0	0	0	0	1	0
0.DBL.W7.2	0	0	0	1	0	0
1.DBL.W5.0	0	0	1	0	0	0
1.DBL.W6.0	0	1	0	0	0	0
0.DBL.E5.0	1	0	0	0	0	1
0.DBL.E6.0	1	0	0	0	1	0
0.DBL.E7.0	1	0	0	1	0	0
0.DBL.E5.1	1	0	1	0	0	0
0.DBL.E6.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK3	[0, 0, 38]	[0, 0, 43]	[0, 0, 42]	[0, 0, 41]	[0, 0, 40]	[0, 0, 39]
INT:MUX.0.CLK.IMUX.CLK7	[0, 3, 38]	[0, 3, 43]	[0, 3, 42]	[0, 3, 41]	[0, 3, 40]	[0, 3, 39]
INT:MUX.0.CLK.IMUX.SEL3	[0, 1, 43]	[0, 1, 42]	[0, 1, 41]	[0, 1, 40]	[0, 1, 39]	[0, 1, 38]
INT:MUX.0.CLK.IMUX.SEL7	[0, 2, 43]	[0, 2, 42]	[0, 2, 41]	[0, 2, 40]	[0, 2, 39]	[0, 2, 38]
0.PULLUP	0	0	0	0	0	0
0.DBL.W8.2	0	0	0	0	0	1
0.DBL.W9.2	0	0	0	0	1	0
1.DBL.W7.0	0	0	0	1	0	0
1.DBL.W8.0	0	0	1	0	0	0
1.DBL.W9.0	0	1	0	0	0	0
0.DBL.E8.0	1	0	0	0	0	1
0.DBL.E9.0	1	0	0	0	1	0
0.DBL.E7.1	1	0	0	1	0	0
0.DBL.E8.1	1	0	1	0	0	0
0.DBL.E9.1	1	1	0	0	0	0

INT:MUX.1.OMUX0.S	[0, 0, 50]	[0, 0, 54]	[0, 0, 53]	[0, 0, 52]	[0, 0, 51]
INT:MUX.1.OMUX3.S	[0, 1, 54]	[0, 1, 53]	[0, 1, 52]	[0, 1, 51]	[0, 1, 50]
INT:MUX.1.OMUX4.S	[0, 0, 60]	[0, 0, 64]	[0, 0, 63]	[0, 0, 62]	[0, 0, 61]
INT:MUX.1.OMUX5.S	[0, 1, 64]	[0, 1, 63]	[0, 1, 62]	[0, 1, 61]	[0, 1, 60]
NONE	0	0	0	0	0
0.CLK.OUT.4	0	0	0	0	1
0.CLK.OUT.5	0	0	0	1	0
0.CLK.OUT.6	0	0	1	0	0
0.CLK.OUT.7	0	1	0	0	0
0.CLK.OUT.0	1	0	0	0	1
0.CLK.OUT.1	1	0	0	1	0
0.CLK.OUT.2	1	0	1	0	0
0.CLK.OUT.3	1	1	0	0	0

BUFGMUX0:MUX.CLK	[0, 0, 69]	[0, 0, 70]	[0, 0, 71]	[0, 0, 68]
BUFGMUX1:MUX.CLK	[0, 0, 76]	[0, 0, 75]	[0, 0, 74]	[0, 0, 77]
BUFGMUX2:MUX.CLK	[0, 0, 79]	[1, 0, 0]	[1, 0, 1]	[0, 0, 78]
BUFGMUX3:MUX.CLK	[1, 0, 6]	[1, 0, 5]	[1, 0, 4]	[1, 0, 7]
BUFGMUX4:MUX.CLK	[0, 3, 69]	[0, 3, 70]	[0, 3, 71]	[0, 3, 68]
BUFGMUX5:MUX.CLK	[0, 3, 76]	[0, 3, 75]	[0, 3, 74]	[0, 3, 77]
BUFGMUX6:MUX.CLK	[0, 3, 79]	[1, 3, 0]	[1, 3, 1]	[0, 3, 78]
BUFGMUX7:MUX.CLK	[1, 3, 6]	[1, 3, 5]	[1, 3, 4]	[1, 3, 7]
INT	0	0	0	1
CKI	0	0	1	0
DCM_OUT_L	0	1	0	0
DCM_OUT_R	1	0	0	0

BUFGMUX0:DISABLE_ATTR	[0, 0, 72]
BUFGMUX1:DISABLE_ATTR	[0, 0, 73]
BUFGMUX2:DISABLE_ATTR	[1, 0, 2]
BUFGMUX3:DISABLE_ATTR	[1, 0, 3]
BUFGMUX4:DISABLE_ATTR	[0, 3, 72]
BUFGMUX5:DISABLE_ATTR	[0, 3, 73]
BUFGMUX6:DISABLE_ATTR	[1, 3, 2]
BUFGMUX7:DISABLE_ATTR	[1, 3, 3]
LOW	0
HIGH	1

INT:INV.0.CLK.IMUX.SEL0	[0, 1, 8]
INT:INV.0.CLK.IMUX.SEL1	[0, 1, 20]
INT:INV.0.CLK.IMUX.SEL2	[0, 1, 32]
INT:INV.0.CLK.IMUX.SEL3	[0, 1, 44]
INT:INV.0.CLK.IMUX.SEL4	[0, 2, 8]
INT:INV.0.CLK.IMUX.SEL5	[0, 2, 20]
INT:INV.0.CLK.IMUX.SEL6	[0, 2, 32]
INT:INV.0.CLK.IMUX.SEL7	[0, 2, 44]
Inverted	~[0]

INT:MUX.0.OMUX0.S	[0, 3, 50]	[0, 3, 54]	[0, 3, 53]	[0, 3, 52]	[0, 3, 51]
INT:MUX.0.OMUX3.S	[0, 2, 54]	[0, 2, 53]	[0, 2, 52]	[0, 2, 51]	[0, 2, 50]
INT:MUX.0.OMUX4.S	[0, 3, 60]	[0, 3, 64]	[0, 3, 63]	[0, 3, 62]	[0, 3, 61]
INT:MUX.0.OMUX5.S	[0, 2, 64]	[0, 2, 63]	[0, 2, 62]	[0, 2, 61]	[0, 2, 60]
NONE	0	0	0	0	0
0.CLK.OUT.0	0	0	0	0	1
0.CLK.OUT.1	0	0	0	1	0
0.CLK.OUT.2	0	0	1	0	0
0.CLK.OUT.3	0	1	0	0	0
0.CLK.OUT.4	1	0	0	0	1
0.CLK.OUT.5	1	0	0	1	0
0.CLK.OUT.6	1	0	1	0	0
0.CLK.OUT.7	1	1	0	0	0

CLKT.V2P

This tile is used on Virtex 2 Pro devices.

CLKT.V2P bittile 0
Row	Column
	0	1	2	3
0	-	-	-	-
1	-	-	-	-
2	INT:MUX.0.CLK.IMUX.CLK0[5]	INT:MUX.0.CLK.IMUX.SEL0[0]	INT:MUX.0.CLK.IMUX.SEL4[0]	INT:MUX.0.CLK.IMUX.CLK4[5]
3	INT:MUX.0.CLK.IMUX.CLK0[0]	INT:MUX.0.CLK.IMUX.SEL0[1]	INT:MUX.0.CLK.IMUX.SEL4[1]	INT:MUX.0.CLK.IMUX.CLK4[0]
4	INT:MUX.0.CLK.IMUX.CLK0[1]	INT:MUX.0.CLK.IMUX.SEL0[2]	INT:MUX.0.CLK.IMUX.SEL4[2]	INT:MUX.0.CLK.IMUX.CLK4[1]
5	INT:MUX.0.CLK.IMUX.CLK0[2]	INT:MUX.0.CLK.IMUX.SEL0[3]	INT:MUX.0.CLK.IMUX.SEL4[3]	INT:MUX.0.CLK.IMUX.CLK4[2]
6	INT:MUX.0.CLK.IMUX.CLK0[3]	INT:MUX.0.CLK.IMUX.SEL0[4]	INT:MUX.0.CLK.IMUX.SEL4[4]	INT:MUX.0.CLK.IMUX.CLK4[3]
7	INT:MUX.0.CLK.IMUX.CLK0[4]	INT:MUX.0.CLK.IMUX.SEL0[5]	INT:MUX.0.CLK.IMUX.SEL4[5]	INT:MUX.0.CLK.IMUX.CLK4[4]
8	-	~INT:INV.0.CLK.IMUX.SEL0	~INT:INV.0.CLK.IMUX.SEL4	-
9	-	-	-	-
10	-	-	-	-
11	-	-	-	-
12	-	-	-	-
13	-	-	-	-
14	INT:MUX.0.CLK.IMUX.CLK1[5]	INT:MUX.0.CLK.IMUX.SEL1[0]	INT:MUX.0.CLK.IMUX.SEL5[0]	INT:MUX.0.CLK.IMUX.CLK5[5]
15	INT:MUX.0.CLK.IMUX.CLK1[0]	INT:MUX.0.CLK.IMUX.SEL1[1]	INT:MUX.0.CLK.IMUX.SEL5[1]	INT:MUX.0.CLK.IMUX.CLK5[0]
16	INT:MUX.0.CLK.IMUX.CLK1[1]	INT:MUX.0.CLK.IMUX.SEL1[2]	INT:MUX.0.CLK.IMUX.SEL5[2]	INT:MUX.0.CLK.IMUX.CLK5[1]
17	INT:MUX.0.CLK.IMUX.CLK1[2]	INT:MUX.0.CLK.IMUX.SEL1[3]	INT:MUX.0.CLK.IMUX.SEL5[3]	INT:MUX.0.CLK.IMUX.CLK5[2]
18	INT:MUX.0.CLK.IMUX.CLK1[3]	INT:MUX.0.CLK.IMUX.SEL1[4]	INT:MUX.0.CLK.IMUX.SEL5[4]	INT:MUX.0.CLK.IMUX.CLK5[3]
19	INT:MUX.0.CLK.IMUX.CLK1[4]	INT:MUX.0.CLK.IMUX.SEL1[5]	INT:MUX.0.CLK.IMUX.SEL5[5]	INT:MUX.0.CLK.IMUX.CLK5[4]
20	-	~INT:INV.0.CLK.IMUX.SEL1	~INT:INV.0.CLK.IMUX.SEL5	-
21	-	-	-	-
22	-	-	-	-
23	-	-	-	-
24	-	-	-	-
25	-	-	-	-
26	INT:MUX.0.CLK.IMUX.CLK2[5]	INT:MUX.0.CLK.IMUX.SEL2[0]	INT:MUX.0.CLK.IMUX.SEL6[0]	INT:MUX.0.CLK.IMUX.CLK6[5]
27	INT:MUX.0.CLK.IMUX.CLK2[0]	INT:MUX.0.CLK.IMUX.SEL2[1]	INT:MUX.0.CLK.IMUX.SEL6[1]	INT:MUX.0.CLK.IMUX.CLK6[0]
28	INT:MUX.0.CLK.IMUX.CLK2[1]	INT:MUX.0.CLK.IMUX.SEL2[2]	INT:MUX.0.CLK.IMUX.SEL6[2]	INT:MUX.0.CLK.IMUX.CLK6[1]
29	INT:MUX.0.CLK.IMUX.CLK2[2]	INT:MUX.0.CLK.IMUX.SEL2[3]	INT:MUX.0.CLK.IMUX.SEL6[3]	INT:MUX.0.CLK.IMUX.CLK6[2]
30	INT:MUX.0.CLK.IMUX.CLK2[3]	INT:MUX.0.CLK.IMUX.SEL2[4]	INT:MUX.0.CLK.IMUX.SEL6[4]	INT:MUX.0.CLK.IMUX.CLK6[3]
31	INT:MUX.0.CLK.IMUX.CLK2[4]	INT:MUX.0.CLK.IMUX.SEL2[5]	INT:MUX.0.CLK.IMUX.SEL6[5]	INT:MUX.0.CLK.IMUX.CLK6[4]
32	-	~INT:INV.0.CLK.IMUX.SEL2	~INT:INV.0.CLK.IMUX.SEL6	-
33	-	-	-	-
34	-	-	-	-
35	-	-	-	-
36	-	-	-	-
37	-	-	-	-
38	INT:MUX.0.CLK.IMUX.CLK3[5]	INT:MUX.0.CLK.IMUX.SEL3[0]	INT:MUX.0.CLK.IMUX.SEL7[0]	INT:MUX.0.CLK.IMUX.CLK7[5]
39	INT:MUX.0.CLK.IMUX.CLK3[0]	INT:MUX.0.CLK.IMUX.SEL3[1]	INT:MUX.0.CLK.IMUX.SEL7[1]	INT:MUX.0.CLK.IMUX.CLK7[0]
40	INT:MUX.0.CLK.IMUX.CLK3[1]	INT:MUX.0.CLK.IMUX.SEL3[2]	INT:MUX.0.CLK.IMUX.SEL7[2]	INT:MUX.0.CLK.IMUX.CLK7[1]
41	INT:MUX.0.CLK.IMUX.CLK3[2]	INT:MUX.0.CLK.IMUX.SEL3[3]	INT:MUX.0.CLK.IMUX.SEL7[3]	INT:MUX.0.CLK.IMUX.CLK7[2]
42	INT:MUX.0.CLK.IMUX.CLK3[3]	INT:MUX.0.CLK.IMUX.SEL3[4]	INT:MUX.0.CLK.IMUX.SEL7[4]	INT:MUX.0.CLK.IMUX.CLK7[3]
43	INT:MUX.0.CLK.IMUX.CLK3[4]	INT:MUX.0.CLK.IMUX.SEL3[5]	INT:MUX.0.CLK.IMUX.SEL7[5]	INT:MUX.0.CLK.IMUX.CLK7[4]
44	-	~INT:INV.0.CLK.IMUX.SEL3	~INT:INV.0.CLK.IMUX.SEL7	-
45	-	-	-	-
46	-	-	-	-
47	-	-	-	-
48	-	-	-	-
49	-	-	-	-
50	INT:MUX.1.OMUX0.S[4]	INT:MUX.1.OMUX3.S[0]	INT:MUX.0.OMUX3.S[0]	INT:MUX.0.OMUX0.S[4]
51	INT:MUX.1.OMUX0.S[0]	INT:MUX.1.OMUX3.S[1]	INT:MUX.0.OMUX3.S[1]	INT:MUX.0.OMUX0.S[0]
52	INT:MUX.1.OMUX0.S[1]	INT:MUX.1.OMUX3.S[2]	INT:MUX.0.OMUX3.S[2]	INT:MUX.0.OMUX0.S[1]
53	INT:MUX.1.OMUX0.S[2]	INT:MUX.1.OMUX3.S[3]	INT:MUX.0.OMUX3.S[3]	INT:MUX.0.OMUX0.S[2]
54	INT:MUX.1.OMUX0.S[3]	INT:MUX.1.OMUX3.S[4]	INT:MUX.0.OMUX3.S[4]	INT:MUX.0.OMUX0.S[3]
55	-	-	-	-
56	-	-	-	-
57	-	-	-	-
58	-	-	-	-
59	-	-	-	-
60	INT:MUX.1.OMUX4.S[4]	INT:MUX.1.OMUX5.S[0]	INT:MUX.0.OMUX5.S[0]	INT:MUX.0.OMUX4.S[4]
61	INT:MUX.1.OMUX4.S[0]	INT:MUX.1.OMUX5.S[1]	INT:MUX.0.OMUX5.S[1]	INT:MUX.0.OMUX4.S[0]
62	INT:MUX.1.OMUX4.S[1]	INT:MUX.1.OMUX5.S[2]	INT:MUX.0.OMUX5.S[2]	INT:MUX.0.OMUX4.S[1]
63	INT:MUX.1.OMUX4.S[2]	INT:MUX.1.OMUX5.S[3]	INT:MUX.0.OMUX5.S[3]	INT:MUX.0.OMUX4.S[2]
64	INT:MUX.1.OMUX4.S[3]	INT:MUX.1.OMUX5.S[4]	INT:MUX.0.OMUX5.S[4]	INT:MUX.0.OMUX4.S[3]
65	-	-	-	-
66	-	-	-	-
67	-	-	-	-
68	BUFGMUX0:MUX.CLK[0]	-	-	BUFGMUX4:MUX.CLK[0]
69	BUFGMUX0:MUX.CLK[3]	-	-	BUFGMUX4:MUX.CLK[3]
70	BUFGMUX0:MUX.CLK[2]	-	-	BUFGMUX4:MUX.CLK[2]
71	BUFGMUX0:MUX.CLK[1]	-	-	BUFGMUX4:MUX.CLK[1]
72	BUFGMUX0:DISABLE_ATTR	-	-	BUFGMUX4:DISABLE_ATTR
73	BUFGMUX1:DISABLE_ATTR	-	-	BUFGMUX5:DISABLE_ATTR
74	BUFGMUX1:MUX.CLK[1]	-	-	BUFGMUX5:MUX.CLK[1]
75	BUFGMUX1:MUX.CLK[2]	-	-	BUFGMUX5:MUX.CLK[2]
76	BUFGMUX1:MUX.CLK[3]	-	-	BUFGMUX5:MUX.CLK[3]
77	BUFGMUX1:MUX.CLK[0]	-	-	BUFGMUX5:MUX.CLK[0]
78	BUFGMUX2:MUX.CLK[0]	-	-	BUFGMUX6:MUX.CLK[0]
79	BUFGMUX2:MUX.CLK[3]	-	-	BUFGMUX6:MUX.CLK[3]

CLKT.V2P bittile 1
Row	Column
	0	1	2	3
0	BUFGMUX2:MUX.CLK[2]	-	-	BUFGMUX6:MUX.CLK[2]
1	BUFGMUX2:MUX.CLK[1]	-	-	BUFGMUX6:MUX.CLK[1]
2	BUFGMUX2:DISABLE_ATTR	-	-	BUFGMUX6:DISABLE_ATTR
3	BUFGMUX3:DISABLE_ATTR	-	-	BUFGMUX7:DISABLE_ATTR
4	BUFGMUX3:MUX.CLK[1]	-	-	BUFGMUX7:MUX.CLK[1]
5	BUFGMUX3:MUX.CLK[2]	-	-	BUFGMUX7:MUX.CLK[2]
6	BUFGMUX3:MUX.CLK[3]	-	-	BUFGMUX7:MUX.CLK[3]
7	BUFGMUX3:MUX.CLK[0]	-	-	BUFGMUX7:MUX.CLK[0]

INT:MUX.0.CLK.IMUX.CLK0	[0, 0, 2]	[0, 0, 7]	[0, 0, 6]	[0, 0, 5]	[0, 0, 4]	[0, 0, 3]
INT:MUX.0.CLK.IMUX.CLK4	[0, 3, 2]	[0, 3, 7]	[0, 3, 6]	[0, 3, 5]	[0, 3, 4]	[0, 3, 3]
INT:MUX.0.CLK.IMUX.SEL0	[0, 1, 7]	[0, 1, 6]	[0, 1, 5]	[0, 1, 4]	[0, 1, 3]	[0, 1, 2]
INT:MUX.0.CLK.IMUX.SEL4	[0, 2, 7]	[0, 2, 6]	[0, 2, 5]	[0, 2, 4]	[0, 2, 3]	[0, 2, 2]
0.PULLUP	0	0	0	0	0	0
0.DBL.W0.2	0	0	0	0	0	1
0.DBL.W1.2	0	0	0	0	1	0
0.DBL.W2.2	0	0	0	1	0	0
1.DBL.W0.0	0	0	1	0	0	0
1.DBL.W1.0	0	1	0	0	0	0
0.DBL.E0.0	1	0	0	0	0	1
0.DBL.E1.0	1	0	0	0	1	0
0.DBL.E2.0	1	0	0	1	0	0
0.DBL.E0.1	1	0	1	0	0	0
0.DBL.E1.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK1	[0, 0, 14]	[0, 0, 19]	[0, 0, 18]	[0, 0, 17]	[0, 0, 16]	[0, 0, 15]
INT:MUX.0.CLK.IMUX.CLK5	[0, 3, 14]	[0, 3, 19]	[0, 3, 18]	[0, 3, 17]	[0, 3, 16]	[0, 3, 15]
INT:MUX.0.CLK.IMUX.SEL1	[0, 1, 19]	[0, 1, 18]	[0, 1, 17]	[0, 1, 16]	[0, 1, 15]	[0, 1, 14]
INT:MUX.0.CLK.IMUX.SEL5	[0, 2, 19]	[0, 2, 18]	[0, 2, 17]	[0, 2, 16]	[0, 2, 15]	[0, 2, 14]
0.PULLUP	0	0	0	0	0	0
0.DBL.W3.2	0	0	0	0	0	1
0.DBL.W4.2	0	0	0	0	1	0
1.DBL.W2.0	0	0	0	1	0	0
1.DBL.W3.0	0	0	1	0	0	0
1.DBL.W4.0	0	1	0	0	0	0
0.DBL.E3.0	1	0	0	0	0	1
0.DBL.E4.0	1	0	0	0	1	0
0.DBL.E2.1	1	0	0	1	0	0
0.DBL.E3.1	1	0	1	0	0	0
0.DBL.E4.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK2	[0, 0, 26]	[0, 0, 31]	[0, 0, 30]	[0, 0, 29]	[0, 0, 28]	[0, 0, 27]
INT:MUX.0.CLK.IMUX.CLK6	[0, 3, 26]	[0, 3, 31]	[0, 3, 30]	[0, 3, 29]	[0, 3, 28]	[0, 3, 27]
INT:MUX.0.CLK.IMUX.SEL2	[0, 1, 31]	[0, 1, 30]	[0, 1, 29]	[0, 1, 28]	[0, 1, 27]	[0, 1, 26]
INT:MUX.0.CLK.IMUX.SEL6	[0, 2, 31]	[0, 2, 30]	[0, 2, 29]	[0, 2, 28]	[0, 2, 27]	[0, 2, 26]
0.PULLUP	0	0	0	0	0	0
0.DBL.W5.2	0	0	0	0	0	1
0.DBL.W6.2	0	0	0	0	1	0
0.DBL.W7.2	0	0	0	1	0	0
1.DBL.W5.0	0	0	1	0	0	0
1.DBL.W6.0	0	1	0	0	0	0
0.DBL.E5.0	1	0	0	0	0	1
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0.DBL.E7.0	1	0	0	1	0	0
0.DBL.E5.1	1	0	1	0	0	0
0.DBL.E6.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK3	[0, 0, 38]	[0, 0, 43]	[0, 0, 42]	[0, 0, 41]	[0, 0, 40]	[0, 0, 39]
INT:MUX.0.CLK.IMUX.CLK7	[0, 3, 38]	[0, 3, 43]	[0, 3, 42]	[0, 3, 41]	[0, 3, 40]	[0, 3, 39]
INT:MUX.0.CLK.IMUX.SEL3	[0, 1, 43]	[0, 1, 42]	[0, 1, 41]	[0, 1, 40]	[0, 1, 39]	[0, 1, 38]
INT:MUX.0.CLK.IMUX.SEL7	[0, 2, 43]	[0, 2, 42]	[0, 2, 41]	[0, 2, 40]	[0, 2, 39]	[0, 2, 38]
0.PULLUP	0	0	0	0	0	0
0.DBL.W8.2	0	0	0	0	0	1
0.DBL.W9.2	0	0	0	0	1	0
1.DBL.W7.0	0	0	0	1	0	0
1.DBL.W8.0	0	0	1	0	0	0
1.DBL.W9.0	0	1	0	0	0	0
0.DBL.E8.0	1	0	0	0	0	1
0.DBL.E9.0	1	0	0	0	1	0
0.DBL.E7.1	1	0	0	1	0	0
0.DBL.E8.1	1	0	1	0	0	0
0.DBL.E9.1	1	1	0	0	0	0

INT:MUX.1.OMUX0.S	[0, 0, 50]	[0, 0, 54]	[0, 0, 53]	[0, 0, 52]	[0, 0, 51]
INT:MUX.1.OMUX3.S	[0, 1, 54]	[0, 1, 53]	[0, 1, 52]	[0, 1, 51]	[0, 1, 50]
INT:MUX.1.OMUX4.S	[0, 0, 60]	[0, 0, 64]	[0, 0, 63]	[0, 0, 62]	[0, 0, 61]
INT:MUX.1.OMUX5.S	[0, 1, 64]	[0, 1, 63]	[0, 1, 62]	[0, 1, 61]	[0, 1, 60]
NONE	0	0	0	0	0
0.CLK.OUT.4	0	0	0	0	1
0.CLK.OUT.5	0	0	0	1	0
0.CLK.OUT.6	0	0	1	0	0
0.CLK.OUT.7	0	1	0	0	0
0.CLK.OUT.0	1	0	0	0	1
0.CLK.OUT.1	1	0	0	1	0
0.CLK.OUT.2	1	0	1	0	0
0.CLK.OUT.3	1	1	0	0	0

BUFGMUX0:MUX.CLK	[0, 0, 69]	[0, 0, 70]	[0, 0, 71]	[0, 0, 68]
BUFGMUX1:MUX.CLK	[0, 0, 76]	[0, 0, 75]	[0, 0, 74]	[0, 0, 77]
BUFGMUX2:MUX.CLK	[0, 0, 79]	[1, 0, 0]	[1, 0, 1]	[0, 0, 78]
BUFGMUX3:MUX.CLK	[1, 0, 6]	[1, 0, 5]	[1, 0, 4]	[1, 0, 7]
BUFGMUX4:MUX.CLK	[0, 3, 69]	[0, 3, 70]	[0, 3, 71]	[0, 3, 68]
BUFGMUX5:MUX.CLK	[0, 3, 76]	[0, 3, 75]	[0, 3, 74]	[0, 3, 77]
BUFGMUX6:MUX.CLK	[0, 3, 79]	[1, 3, 0]	[1, 3, 1]	[0, 3, 78]
BUFGMUX7:MUX.CLK	[1, 3, 6]	[1, 3, 5]	[1, 3, 4]	[1, 3, 7]
INT	0	0	0	1
CKI	0	0	1	0
DCM_OUT_L	0	1	0	0
DCM_OUT_R	1	0	0	0

BUFGMUX0:DISABLE_ATTR	[0, 0, 72]
BUFGMUX1:DISABLE_ATTR	[0, 0, 73]
BUFGMUX2:DISABLE_ATTR	[1, 0, 2]
BUFGMUX3:DISABLE_ATTR	[1, 0, 3]
BUFGMUX4:DISABLE_ATTR	[0, 3, 72]
BUFGMUX5:DISABLE_ATTR	[0, 3, 73]
BUFGMUX6:DISABLE_ATTR	[1, 3, 2]
BUFGMUX7:DISABLE_ATTR	[1, 3, 3]
LOW	0
HIGH	1

INT:INV.0.CLK.IMUX.SEL0	[0, 1, 8]
INT:INV.0.CLK.IMUX.SEL1	[0, 1, 20]
INT:INV.0.CLK.IMUX.SEL2	[0, 1, 32]
INT:INV.0.CLK.IMUX.SEL3	[0, 1, 44]
INT:INV.0.CLK.IMUX.SEL4	[0, 2, 8]
INT:INV.0.CLK.IMUX.SEL5	[0, 2, 20]
INT:INV.0.CLK.IMUX.SEL6	[0, 2, 32]
INT:INV.0.CLK.IMUX.SEL7	[0, 2, 44]
Inverted	~[0]

INT:MUX.0.OMUX0.S	[0, 3, 50]	[0, 3, 54]	[0, 3, 53]	[0, 3, 52]	[0, 3, 51]
INT:MUX.0.OMUX3.S	[0, 2, 54]	[0, 2, 53]	[0, 2, 52]	[0, 2, 51]	[0, 2, 50]
INT:MUX.0.OMUX4.S	[0, 3, 60]	[0, 3, 64]	[0, 3, 63]	[0, 3, 62]	[0, 3, 61]
INT:MUX.0.OMUX5.S	[0, 2, 64]	[0, 2, 63]	[0, 2, 62]	[0, 2, 61]	[0, 2, 60]
NONE	0	0	0	0	0
0.CLK.OUT.0	0	0	0	0	1
0.CLK.OUT.1	0	0	0	1	0
0.CLK.OUT.2	0	0	1	0	0
0.CLK.OUT.3	0	1	0	0	0
0.CLK.OUT.4	1	0	0	0	1
0.CLK.OUT.5	1	0	0	1	0
0.CLK.OUT.6	1	0	1	0	0
0.CLK.OUT.7	1	1	0	0	0

CLKT.V2PX

This tile is used on Virtex 2 Pro X devices.

CLKT.V2PX bittile 0
Row	Column
	0	1	2	3
0	-	-	-	-
1	-	-	-	-
2	INT:MUX.0.CLK.IMUX.CLK0[5]	INT:MUX.0.CLK.IMUX.SEL0[0]	INT:MUX.0.CLK.IMUX.SEL4[0]	INT:MUX.0.CLK.IMUX.CLK4[5]
3	INT:MUX.0.CLK.IMUX.CLK0[0]	INT:MUX.0.CLK.IMUX.SEL0[1]	INT:MUX.0.CLK.IMUX.SEL4[1]	INT:MUX.0.CLK.IMUX.CLK4[0]
4	INT:MUX.0.CLK.IMUX.CLK0[1]	INT:MUX.0.CLK.IMUX.SEL0[2]	INT:MUX.0.CLK.IMUX.SEL4[2]	INT:MUX.0.CLK.IMUX.CLK4[1]
5	INT:MUX.0.CLK.IMUX.CLK0[2]	INT:MUX.0.CLK.IMUX.SEL0[3]	INT:MUX.0.CLK.IMUX.SEL4[3]	INT:MUX.0.CLK.IMUX.CLK4[2]
6	INT:MUX.0.CLK.IMUX.CLK0[3]	INT:MUX.0.CLK.IMUX.SEL0[4]	INT:MUX.0.CLK.IMUX.SEL4[4]	INT:MUX.0.CLK.IMUX.CLK4[3]
7	INT:MUX.0.CLK.IMUX.CLK0[4]	INT:MUX.0.CLK.IMUX.SEL0[5]	INT:MUX.0.CLK.IMUX.SEL4[5]	INT:MUX.0.CLK.IMUX.CLK4[4]
8	-	~INT:INV.0.CLK.IMUX.SEL0	~INT:INV.0.CLK.IMUX.SEL4	-
9	-	-	-	-
10	-	-	-	-
11	-	-	-	-
12	-	-	-	-
13	-	-	-	-
14	INT:MUX.0.CLK.IMUX.CLK1[5]	INT:MUX.0.CLK.IMUX.SEL1[0]	INT:MUX.0.CLK.IMUX.SEL5[0]	INT:MUX.0.CLK.IMUX.CLK5[5]
15	INT:MUX.0.CLK.IMUX.CLK1[0]	INT:MUX.0.CLK.IMUX.SEL1[1]	INT:MUX.0.CLK.IMUX.SEL5[1]	INT:MUX.0.CLK.IMUX.CLK5[0]
16	INT:MUX.0.CLK.IMUX.CLK1[1]	INT:MUX.0.CLK.IMUX.SEL1[2]	INT:MUX.0.CLK.IMUX.SEL5[2]	INT:MUX.0.CLK.IMUX.CLK5[1]
17	INT:MUX.0.CLK.IMUX.CLK1[2]	INT:MUX.0.CLK.IMUX.SEL1[3]	INT:MUX.0.CLK.IMUX.SEL5[3]	INT:MUX.0.CLK.IMUX.CLK5[2]
18	INT:MUX.0.CLK.IMUX.CLK1[3]	INT:MUX.0.CLK.IMUX.SEL1[4]	INT:MUX.0.CLK.IMUX.SEL5[4]	INT:MUX.0.CLK.IMUX.CLK5[3]
19	INT:MUX.0.CLK.IMUX.CLK1[4]	INT:MUX.0.CLK.IMUX.SEL1[5]	INT:MUX.0.CLK.IMUX.SEL5[5]	INT:MUX.0.CLK.IMUX.CLK5[4]
20	-	~INT:INV.0.CLK.IMUX.SEL1	~INT:INV.0.CLK.IMUX.SEL5	-
21	-	-	-	-
22	-	-	-	-
23	-	-	-	-
24	-	-	-	-
25	-	-	-	-
26	INT:MUX.0.CLK.IMUX.CLK2[5]	INT:MUX.0.CLK.IMUX.SEL2[0]	INT:MUX.0.CLK.IMUX.SEL6[0]	INT:MUX.0.CLK.IMUX.CLK6[5]
27	INT:MUX.0.CLK.IMUX.CLK2[0]	INT:MUX.0.CLK.IMUX.SEL2[1]	INT:MUX.0.CLK.IMUX.SEL6[1]	INT:MUX.0.CLK.IMUX.CLK6[0]
28	INT:MUX.0.CLK.IMUX.CLK2[1]	INT:MUX.0.CLK.IMUX.SEL2[2]	INT:MUX.0.CLK.IMUX.SEL6[2]	INT:MUX.0.CLK.IMUX.CLK6[1]
29	INT:MUX.0.CLK.IMUX.CLK2[2]	INT:MUX.0.CLK.IMUX.SEL2[3]	INT:MUX.0.CLK.IMUX.SEL6[3]	INT:MUX.0.CLK.IMUX.CLK6[2]
30	INT:MUX.0.CLK.IMUX.CLK2[3]	INT:MUX.0.CLK.IMUX.SEL2[4]	INT:MUX.0.CLK.IMUX.SEL6[4]	INT:MUX.0.CLK.IMUX.CLK6[3]
31	INT:MUX.0.CLK.IMUX.CLK2[4]	INT:MUX.0.CLK.IMUX.SEL2[5]	INT:MUX.0.CLK.IMUX.SEL6[5]	INT:MUX.0.CLK.IMUX.CLK6[4]
32	-	~INT:INV.0.CLK.IMUX.SEL2	~INT:INV.0.CLK.IMUX.SEL6	-
33	-	-	-	-
34	-	-	-	-
35	-	-	-	-
36	-	-	-	-
37	-	-	-	-
38	INT:MUX.0.CLK.IMUX.CLK3[5]	INT:MUX.0.CLK.IMUX.SEL3[0]	INT:MUX.0.CLK.IMUX.SEL7[0]	INT:MUX.0.CLK.IMUX.CLK7[5]
39	INT:MUX.0.CLK.IMUX.CLK3[0]	INT:MUX.0.CLK.IMUX.SEL3[1]	INT:MUX.0.CLK.IMUX.SEL7[1]	INT:MUX.0.CLK.IMUX.CLK7[0]
40	INT:MUX.0.CLK.IMUX.CLK3[1]	INT:MUX.0.CLK.IMUX.SEL3[2]	INT:MUX.0.CLK.IMUX.SEL7[2]	INT:MUX.0.CLK.IMUX.CLK7[1]
41	INT:MUX.0.CLK.IMUX.CLK3[2]	INT:MUX.0.CLK.IMUX.SEL3[3]	INT:MUX.0.CLK.IMUX.SEL7[3]	INT:MUX.0.CLK.IMUX.CLK7[2]
42	INT:MUX.0.CLK.IMUX.CLK3[3]	INT:MUX.0.CLK.IMUX.SEL3[4]	INT:MUX.0.CLK.IMUX.SEL7[4]	INT:MUX.0.CLK.IMUX.CLK7[3]
43	INT:MUX.0.CLK.IMUX.CLK3[4]	INT:MUX.0.CLK.IMUX.SEL3[5]	INT:MUX.0.CLK.IMUX.SEL7[5]	INT:MUX.0.CLK.IMUX.CLK7[4]
44	-	~INT:INV.0.CLK.IMUX.SEL3	~INT:INV.0.CLK.IMUX.SEL7	-
45	-	-	-	-
46	-	-	-	-
47	-	-	-	-
48	-	-	-	-
49	-	-	-	-
50	INT:MUX.1.OMUX0.S[4]	INT:MUX.1.OMUX3.S[0]	INT:MUX.0.OMUX3.S[0]	INT:MUX.0.OMUX0.S[4]
51	INT:MUX.1.OMUX0.S[0]	INT:MUX.1.OMUX3.S[1]	INT:MUX.0.OMUX3.S[1]	INT:MUX.0.OMUX0.S[0]
52	INT:MUX.1.OMUX0.S[1]	INT:MUX.1.OMUX3.S[2]	INT:MUX.0.OMUX3.S[2]	INT:MUX.0.OMUX0.S[1]
53	INT:MUX.1.OMUX0.S[2]	INT:MUX.1.OMUX3.S[3]	INT:MUX.0.OMUX3.S[3]	INT:MUX.0.OMUX0.S[2]
54	INT:MUX.1.OMUX0.S[3]	INT:MUX.1.OMUX3.S[4]	INT:MUX.0.OMUX3.S[4]	INT:MUX.0.OMUX0.S[3]
55	-	-	-	-
56	-	-	-	-
57	-	-	-	-
58	-	-	-	-
59	-	-	-	-
60	INT:MUX.1.OMUX4.S[4]	INT:MUX.1.OMUX5.S[0]	INT:MUX.0.OMUX5.S[0]	INT:MUX.0.OMUX4.S[4]
61	INT:MUX.1.OMUX4.S[0]	INT:MUX.1.OMUX5.S[1]	INT:MUX.0.OMUX5.S[1]	INT:MUX.0.OMUX4.S[0]
62	INT:MUX.1.OMUX4.S[1]	INT:MUX.1.OMUX5.S[2]	INT:MUX.0.OMUX5.S[2]	INT:MUX.0.OMUX4.S[1]
63	INT:MUX.1.OMUX4.S[2]	INT:MUX.1.OMUX5.S[3]	INT:MUX.0.OMUX5.S[3]	INT:MUX.0.OMUX4.S[2]
64	INT:MUX.1.OMUX4.S[3]	INT:MUX.1.OMUX5.S[4]	INT:MUX.0.OMUX5.S[4]	INT:MUX.0.OMUX4.S[3]
65	-	-	-	-
66	-	-	-	-
67	-	-	-	-
68	BUFGMUX0:MUX.CLK[0]	-	-	BUFGMUX4:MUX.CLK[0]
69	BUFGMUX0:MUX.CLK[3]	-	-	BUFGMUX4:MUX.CLK[3]
70	BUFGMUX0:MUX.CLK[2]	-	-	BUFGMUX4:MUX.CLK[2]
71	BUFGMUX0:MUX.CLK[1]	-	-	BUFGMUX4:MUX.CLK[1]
72	BUFGMUX0:DISABLE_ATTR	-	-	BUFGMUX4:DISABLE_ATTR
73	BUFGMUX1:DISABLE_ATTR	-	-	BUFGMUX5:DISABLE_ATTR
74	BUFGMUX1:MUX.CLK[1]	-	-	BUFGMUX5:MUX.CLK[1]
75	BUFGMUX1:MUX.CLK[2]	-	-	BUFGMUX5:MUX.CLK[2]
76	BUFGMUX1:MUX.CLK[3]	-	-	BUFGMUX5:MUX.CLK[3]
77	BUFGMUX1:MUX.CLK[0]	-	-	BUFGMUX5:MUX.CLK[0]
78	BUFGMUX2:MUX.CLK[0]	-	-	BUFGMUX6:MUX.CLK[0]
79	BUFGMUX2:MUX.CLK[3]	-	-	BUFGMUX6:MUX.CLK[3]

CLKT.V2PX bittile 1
Row	Column
	0	1	2	3
0	BUFGMUX2:MUX.CLK[2]	-	-	BUFGMUX6:MUX.CLK[2]
1	BUFGMUX2:MUX.CLK[1]	-	-	BUFGMUX6:MUX.CLK[1]
2	BUFGMUX2:DISABLE_ATTR	-	-	BUFGMUX6:DISABLE_ATTR
3	BUFGMUX3:DISABLE_ATTR	-	-	BUFGMUX7:DISABLE_ATTR
4	BUFGMUX3:MUX.CLK[1]	-	-	BUFGMUX7:MUX.CLK[1]
5	BUFGMUX3:MUX.CLK[2]	-	-	BUFGMUX7:MUX.CLK[2]
6	BUFGMUX3:MUX.CLK[3]	-	-	BUFGMUX7:MUX.CLK[3]
7	BUFGMUX3:MUX.CLK[0]	-	-	BUFGMUX7:MUX.CLK[0]

INT:MUX.0.CLK.IMUX.CLK0	[0, 0, 2]	[0, 0, 7]	[0, 0, 6]	[0, 0, 5]	[0, 0, 4]	[0, 0, 3]
INT:MUX.0.CLK.IMUX.CLK4	[0, 3, 2]	[0, 3, 7]	[0, 3, 6]	[0, 3, 5]	[0, 3, 4]	[0, 3, 3]
INT:MUX.0.CLK.IMUX.SEL0	[0, 1, 7]	[0, 1, 6]	[0, 1, 5]	[0, 1, 4]	[0, 1, 3]	[0, 1, 2]
INT:MUX.0.CLK.IMUX.SEL4	[0, 2, 7]	[0, 2, 6]	[0, 2, 5]	[0, 2, 4]	[0, 2, 3]	[0, 2, 2]
0.PULLUP	0	0	0	0	0	0
0.DBL.W0.2	0	0	0	0	0	1
0.DBL.W1.2	0	0	0	0	1	0
0.DBL.W2.2	0	0	0	1	0	0
1.DBL.W0.0	0	0	1	0	0	0
1.DBL.W1.0	0	1	0	0	0	0
0.DBL.E0.0	1	0	0	0	0	1
0.DBL.E1.0	1	0	0	0	1	0
0.DBL.E2.0	1	0	0	1	0	0
0.DBL.E0.1	1	0	1	0	0	0
0.DBL.E1.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK1	[0, 0, 14]	[0, 0, 19]	[0, 0, 18]	[0, 0, 17]	[0, 0, 16]	[0, 0, 15]
INT:MUX.0.CLK.IMUX.CLK5	[0, 3, 14]	[0, 3, 19]	[0, 3, 18]	[0, 3, 17]	[0, 3, 16]	[0, 3, 15]
INT:MUX.0.CLK.IMUX.SEL1	[0, 1, 19]	[0, 1, 18]	[0, 1, 17]	[0, 1, 16]	[0, 1, 15]	[0, 1, 14]
INT:MUX.0.CLK.IMUX.SEL5	[0, 2, 19]	[0, 2, 18]	[0, 2, 17]	[0, 2, 16]	[0, 2, 15]	[0, 2, 14]
0.PULLUP	0	0	0	0	0	0
0.DBL.W3.2	0	0	0	0	0	1
0.DBL.W4.2	0	0	0	0	1	0
1.DBL.W2.0	0	0	0	1	0	0
1.DBL.W3.0	0	0	1	0	0	0
1.DBL.W4.0	0	1	0	0	0	0
0.DBL.E3.0	1	0	0	0	0	1
0.DBL.E4.0	1	0	0	0	1	0
0.DBL.E2.1	1	0	0	1	0	0
0.DBL.E3.1	1	0	1	0	0	0
0.DBL.E4.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK2	[0, 0, 26]	[0, 0, 31]	[0, 0, 30]	[0, 0, 29]	[0, 0, 28]	[0, 0, 27]
INT:MUX.0.CLK.IMUX.CLK6	[0, 3, 26]	[0, 3, 31]	[0, 3, 30]	[0, 3, 29]	[0, 3, 28]	[0, 3, 27]
INT:MUX.0.CLK.IMUX.SEL2	[0, 1, 31]	[0, 1, 30]	[0, 1, 29]	[0, 1, 28]	[0, 1, 27]	[0, 1, 26]
INT:MUX.0.CLK.IMUX.SEL6	[0, 2, 31]	[0, 2, 30]	[0, 2, 29]	[0, 2, 28]	[0, 2, 27]	[0, 2, 26]
0.PULLUP	0	0	0	0	0	0
0.DBL.W5.2	0	0	0	0	0	1
0.DBL.W6.2	0	0	0	0	1	0
0.DBL.W7.2	0	0	0	1	0	0
1.DBL.W5.0	0	0	1	0	0	0
1.DBL.W6.0	0	1	0	0	0	0
0.DBL.E5.0	1	0	0	0	0	1
0.DBL.E6.0	1	0	0	0	1	0
0.DBL.E7.0	1	0	0	1	0	0
0.DBL.E5.1	1	0	1	0	0	0
0.DBL.E6.1	1	1	0	0	0	0

INT:MUX.0.CLK.IMUX.CLK3	[0, 0, 38]	[0, 0, 43]	[0, 0, 42]	[0, 0, 41]	[0, 0, 40]	[0, 0, 39]
INT:MUX.0.CLK.IMUX.CLK7	[0, 3, 38]	[0, 3, 43]	[0, 3, 42]	[0, 3, 41]	[0, 3, 40]	[0, 3, 39]
INT:MUX.0.CLK.IMUX.SEL3	[0, 1, 43]	[0, 1, 42]	[0, 1, 41]	[0, 1, 40]	[0, 1, 39]	[0, 1, 38]
INT:MUX.0.CLK.IMUX.SEL7	[0, 2, 43]	[0, 2, 42]	[0, 2, 41]	[0, 2, 40]	[0, 2, 39]	[0, 2, 38]
0.PULLUP	0	0	0	0	0	0
0.DBL.W8.2	0	0	0	0	0	1
0.DBL.W9.2	0	0	0	0	1	0
1.DBL.W7.0	0	0	0	1	0	0
1.DBL.W8.0	0	0	1	0	0	0
1.DBL.W9.0	0	1	0	0	0	0
0.DBL.E8.0	1	0	0	0	0	1
0.DBL.E9.0	1	0	0	0	1	0
0.DBL.E7.1	1	0	0	1	0	0
0.DBL.E8.1	1	0	1	0	0	0
0.DBL.E9.1	1	1	0	0	0	0

INT:MUX.1.OMUX0.S	[0, 0, 50]	[0, 0, 54]	[0, 0, 53]	[0, 0, 52]	[0, 0, 51]
INT:MUX.1.OMUX3.S	[0, 1, 54]	[0, 1, 53]	[0, 1, 52]	[0, 1, 51]	[0, 1, 50]
INT:MUX.1.OMUX4.S	[0, 0, 60]	[0, 0, 64]	[0, 0, 63]	[0, 0, 62]	[0, 0, 61]
INT:MUX.1.OMUX5.S	[0, 1, 64]	[0, 1, 63]	[0, 1, 62]	[0, 1, 61]	[0, 1, 60]
NONE	0	0	0	0	0
0.CLK.OUT.4	0	0	0	0	1
0.CLK.OUT.5	0	0	0	1	0
0.CLK.OUT.6	0	0	1	0	0
0.CLK.OUT.7	0	1	0	0	0
0.CLK.OUT.0	1	0	0	0	1
0.CLK.OUT.1	1	0	0	1	0
0.CLK.OUT.2	1	0	1	0	0
0.CLK.OUT.3	1	1	0	0	0

BUFGMUX0:MUX.CLK	[0, 0, 69]	[0, 0, 70]	[0, 0, 71]	[0, 0, 68]
BUFGMUX1:MUX.CLK	[0, 0, 76]	[0, 0, 75]	[0, 0, 74]	[0, 0, 77]
BUFGMUX2:MUX.CLK	[0, 0, 79]	[1, 0, 0]	[1, 0, 1]	[0, 0, 78]
BUFGMUX3:MUX.CLK	[1, 0, 6]	[1, 0, 5]	[1, 0, 4]	[1, 0, 7]
BUFGMUX4:MUX.CLK	[0, 3, 69]	[0, 3, 70]	[0, 3, 71]	[0, 3, 68]
BUFGMUX5:MUX.CLK	[0, 3, 76]	[0, 3, 75]	[0, 3, 74]	[0, 3, 77]
BUFGMUX6:MUX.CLK	[0, 3, 79]	[1, 3, 0]	[1, 3, 1]	[0, 3, 78]
BUFGMUX7:MUX.CLK	[1, 3, 6]	[1, 3, 5]	[1, 3, 4]	[1, 3, 7]
INT	0	0	0	1
CKI	0	0	1	0
DCM_OUT_L	0	1	0	0
DCM_OUT_R	1	0	0	0

BUFGMUX0:DISABLE_ATTR	[0, 0, 72]
BUFGMUX1:DISABLE_ATTR	[0, 0, 73]
BUFGMUX2:DISABLE_ATTR	[1, 0, 2]
BUFGMUX3:DISABLE_ATTR	[1, 0, 3]
BUFGMUX4:DISABLE_ATTR	[0, 3, 72]
BUFGMUX5:DISABLE_ATTR	[0, 3, 73]
BUFGMUX6:DISABLE_ATTR	[1, 3, 2]
BUFGMUX7:DISABLE_ATTR	[1, 3, 3]
LOW	0
HIGH	1

INT:INV.0.CLK.IMUX.SEL0	[0, 1, 8]
INT:INV.0.CLK.IMUX.SEL1	[0, 1, 20]
INT:INV.0.CLK.IMUX.SEL2	[0, 1, 32]
INT:INV.0.CLK.IMUX.SEL3	[0, 1, 44]
INT:INV.0.CLK.IMUX.SEL4	[0, 2, 8]
INT:INV.0.CLK.IMUX.SEL5	[0, 2, 20]
INT:INV.0.CLK.IMUX.SEL6	[0, 2, 32]
INT:INV.0.CLK.IMUX.SEL7	[0, 2, 44]
Inverted	~[0]

INT:MUX.0.OMUX0.S	[0, 3, 50]	[0, 3, 54]	[0, 3, 53]	[0, 3, 52]	[0, 3, 51]
INT:MUX.0.OMUX3.S	[0, 2, 54]	[0, 2, 53]	[0, 2, 52]	[0, 2, 51]	[0, 2, 50]
INT:MUX.0.OMUX4.S	[0, 3, 60]	[0, 3, 64]	[0, 3, 63]	[0, 3, 62]	[0, 3, 61]
INT:MUX.0.OMUX5.S	[0, 2, 64]	[0, 2, 63]	[0, 2, 62]	[0, 2, 61]	[0, 2, 60]
NONE	0	0	0	0	0
0.CLK.OUT.0	0	0	0	0	1
0.CLK.OUT.1	0	0	0	1	0
0.CLK.OUT.2	0	0	1	0	0
0.CLK.OUT.3	0	1	0	0	0
0.CLK.OUT.4	1	0	0	0	1
0.CLK.OUT.5	1	0	0	1	0
0.CLK.OUT.6	1	0	1	0	0
0.CLK.OUT.7	1	1	0	0	0

The GCLKC clock spine distribution tiles

Todo

document

GCLKC

GCLKC bittile 0
Row	Column
	0	1	2	3
0	-	-	-	-
1	-	-	-	-
2	-	-	-	-
3	-	-	-	-
4	-	-	-	-
5	-	-	-	-
6	-	-	-	-
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12	-	-	-	-
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21	-	-	-	-
22	-	-	-	-
23	-	-	-	-
24	-	-	-	-
25	GCLKC:MUX.OUT_R0	-	-	GCLKC:MUX.OUT_L0
26	-	-	-	-
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55	-	-	-	-
56	-	-	-	-
57	GCLKC:MUX.OUT_R1	-	-	GCLKC:MUX.OUT_L1

GCLKC bittile 1
Row	Column
	0	1	2	3
0	-	-	-	-
1	-	-	-	-
2	-	-	-	-
3	-	-	-	-
4	-	-	-	-
5	-	-	-	-
6	-	-	-	-
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21	-	-	-	-
22	-	-	-	-
23	-	-	-	-
24	-	-	-	-
25	GCLKC:MUX.OUT_R2	-	-	GCLKC:MUX.OUT_L2
26	-	-	-	-
27	-	-	-	-
28	-	-	-	-
29	-	-	-	-
30	-	-	-	-
31	-	-	-	-
32	-	-	-	-
33	-	-	-	-
34	-	-	-	-
35	-	-	-	-
36	-	-	-	-
37	-	-	-	-
38	-	-	-	-
39	-	-	-	-
40	-	-	-	-
41	-	-	-	-
42	-	-	-	-
43	-	-	-	-
44	-	-	-	-
45	-	-	-	-
46	-	-	-	-
47	-	-	-	-
48	-	-	-	-
49	-	-	-	-
50	-	-	-	-
51	-	-	-	-
52	-	-	-	-
53	-	-	-	-
54	-	-	-	-
55	-	-	-	-
56	-	-	-	-
57	GCLKC:MUX.OUT_R3	-	-	GCLKC:MUX.OUT_L3

GCLKC bittile 2
Row	Column
	0	1	2	3
0	-	-	-	-
1	-	-	-	-
2	-	-	-	-
3	-	-	-	-
4	-	-	-	-
5	-	-	-	-
6	-	-	-	-
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10	-	-	-	-
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The clock row distribution tiles

Todo

document

GCLKH

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DCM output bus

Todo

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